王立華，周松江,2a，高世皓,2b，張 恒

(1.山東科技大學(xué) 電子通信與物理學(xué)院， 山東 青島 266590；2.北京郵電大學(xué) a.信息光子學(xué)與光通信研究院， b.泛網(wǎng)無線通信教育部重點(diǎn)實(shí)驗(yàn)室， 北京 100876)

基于內(nèi)嵌Cortex-M3內(nèi)核FPGA的等精度頻率計(jì)設(shè)計(jì)

王立華1，周松江1,2a，高世皓1,2b，張 恒1

(1.山東科技大學(xué) 電子通信與物理學(xué)院， 山東 青島 266590；2.北京郵電大學(xué) a.信息光子學(xué)與光通信研究院， b.泛網(wǎng)無線通信教育部重點(diǎn)實(shí)驗(yàn)室， 北京 100876)

為了提高頻率計(jì)的測(cè)量精度和系統(tǒng)性能，解決在傳統(tǒng)的頻率計(jì)中無法實(shí)現(xiàn)高低頻率等精度測(cè)量的情況，采用京微雅格公司的M7系列FPGA，設(shè)計(jì)了一種基于SOPC技術(shù)的等精度多功能頻率計(jì)。該頻率計(jì)以內(nèi)嵌Cortex-M3內(nèi)核的FPGA芯片為控制核心，通過對(duì)FPGA模塊和Cortex-M3內(nèi)核部分的設(shè)計(jì)，并借助AHB接口的FIFO實(shí)現(xiàn)FPGA與Cortex-M3內(nèi)核之間的數(shù)據(jù)通信，完成了1Hz～50MHz范圍內(nèi)等精度頻率計(jì)的設(shè)計(jì)。通過ModelSim軟件仿真和硬件實(shí)測(cè)表明，該頻率計(jì)可以完成等精度頻率和占空比的測(cè)量功能，具有精度高、實(shí)時(shí)性好等特點(diǎn)。

頻率計(jì)； 等精度； 可編程片上系統(tǒng)； 現(xiàn)場(chǎng)可編程門陣列； 高性能總線； Cortex-M3

0 引 言

頻率是電子領(lǐng)域中最基本的參數(shù)，傳統(tǒng)的測(cè)頻方法有直接測(cè)量法、周期測(cè)量法和分頻測(cè)量法等，這些方法往往只適用于測(cè)量一段頻率，而無法實(shí)現(xiàn)高低頻率等精度的要求。在技術(shù)上，傳統(tǒng)的頻率計(jì)大都采用單元電路或單片機(jī)進(jìn)行設(shè)計(jì)，使頻率計(jì)存在結(jié)構(gòu)復(fù)雜、穩(wěn)定性差且測(cè)量范圍小等缺點(diǎn)[1-4]。基于此，本文以京微雅格公司的M7系列FPGA為設(shè)計(jì)載體，利用SOPC技術(shù)和等精度測(cè)量原理，在一片內(nèi)嵌Cortex-M3內(nèi)核的FPGA芯片上完成頻率計(jì)的設(shè)計(jì)。系統(tǒng)充分發(fā)揮FPGA的高速數(shù)據(jù)處理能力，完成對(duì)待測(cè)信號(hào)的測(cè)量計(jì)數(shù)；利用Cortex-M3的數(shù)據(jù)運(yùn)算與人機(jī)交互能力，完成對(duì)測(cè)量數(shù)據(jù)的計(jì)算與顯示工作。該系統(tǒng)可以實(shí)現(xiàn)頻率測(cè)量和占空比測(cè)量功能，具有測(cè)量精確、穩(wěn)定性高、調(diào)試方便等特點(diǎn)[5-7]。

1 系統(tǒng)工作原理與結(jié)構(gòu)

1.1等精度測(cè)量原理

等精度測(cè)量法的測(cè)量原理如圖1所示，其最大的特點(diǎn)是實(shí)際閘門時(shí)間并不是一個(gè)固定值，而是一個(gè)與被測(cè)信號(hào)有關(guān)的值，且剛好為被測(cè)信號(hào)周期的整數(shù)倍。在啟動(dòng)測(cè)量之后，首先給出一個(gè)預(yù)置閘門時(shí)間，然后等待被測(cè)信號(hào)下一個(gè)上升沿的到來。當(dāng)被測(cè)信號(hào)的上升沿到達(dá)后，將預(yù)置閘門時(shí)間信號(hào)與被測(cè)信號(hào)進(jìn)行同步，同時(shí)用兩個(gè)計(jì)數(shù)器分別對(duì)被測(cè)信號(hào)和標(biāo)準(zhǔn)信號(hào)進(jìn)行計(jì)數(shù)。當(dāng)預(yù)置閘門時(shí)間結(jié)束后，被測(cè)信號(hào)的下一個(gè)上升沿到達(dá)時(shí)兩個(gè)計(jì)數(shù)器停止計(jì)數(shù)。此時(shí)會(huì)得到兩個(gè)計(jì)數(shù)值，然后結(jié)合標(biāo)準(zhǔn)信號(hào)的頻率值，即可得到被測(cè)信號(hào)的頻率[8-10]。

圖1 等精度測(cè)頻法測(cè)頻原理圖

假設(shè)在一次測(cè)量中，實(shí)際閘門時(shí)間為T，被測(cè)信號(hào)計(jì)數(shù)器和標(biāo)準(zhǔn)信號(hào)計(jì)數(shù)器的計(jì)數(shù)值分別為Na和Nb，標(biāo)準(zhǔn)信號(hào)的頻率為f0，根據(jù)測(cè)量原理可計(jì)算出被測(cè)信號(hào)的頻率為：

f=(Na/Nb)f0

(1)

式中:f為被測(cè)信號(hào)頻率的測(cè)量值，若信號(hào)的實(shí)際頻率為f′，則測(cè)量誤差為：

(2)

若忽略標(biāo)準(zhǔn)信號(hào)的頻率誤差，并根據(jù)式(1)，可得被測(cè)信號(hào)實(shí)際頻率的表達(dá)式為：

(3)

聯(lián)立式(1)～(3)可得：

(4)

由此可知，采用等精度測(cè)量法測(cè)量頻率時(shí)，所選擇的閘門時(shí)間越長(zhǎng)，標(biāo)準(zhǔn)信號(hào)的頻率越高，頻率測(cè)量的誤差就會(huì)越小[11-14]。假設(shè)標(biāo)準(zhǔn)信號(hào)的頻率為100 MHz，閘門時(shí)間為1 s，那么其精度可達(dá)到10-8。

另外，占空比的測(cè)量方式描述如下：在對(duì)閘門時(shí)間內(nèi)標(biāo)準(zhǔn)信號(hào)進(jìn)行計(jì)數(shù)的同時(shí)，還需要對(duì)在閘門時(shí)間內(nèi)被測(cè)信號(hào)高電平時(shí)間段的標(biāo)準(zhǔn)信號(hào)進(jìn)行計(jì)數(shù)[15]。設(shè)兩個(gè)計(jì)數(shù)器的計(jì)數(shù)值分別為Nb和Nc，那么可得到被測(cè)信號(hào)的占空比為[16]：

D=(Nc/Nb)×100%

(5)

1.2系統(tǒng)總體結(jié)構(gòu)

頻率計(jì)系統(tǒng)的總體結(jié)構(gòu)圖如圖2所示。本系統(tǒng)選用京微雅格公司M7系列的FPGA芯片CME-M7A12N0F484C7，該芯片集成了主流的ARM Cortex-M3內(nèi)核和高性能FPGA邏輯單元，F(xiàn)PGA邏輯性能高達(dá)200 MHz，而ARM Cortex-M3內(nèi)核最大頻率可達(dá)300 MHz。利用AHB(Advanced High performance Bus)總線連接FPGA、ARM Cortex-M3內(nèi)核和各個(gè)外設(shè)，實(shí)現(xiàn)了高速數(shù)據(jù)傳輸。

圖2 系統(tǒng)總體結(jié)構(gòu)圖

在圖2所示的系統(tǒng)中，鎖相環(huán)IP核部分用來產(chǎn)生各類時(shí)鐘信號(hào)，AHB接口的FIFO IP核作為FPGA與Cortex-M3內(nèi)核之間通信的中介。而具有人機(jī)交互優(yōu)勢(shì)的Cortex-M3內(nèi)核通過GPIO來輸入外部信號(hào)以及控制LCD12864進(jìn)行顯示。同時(shí)數(shù)據(jù)通過UART傳輸至電腦端的上位機(jī)軟件，用于系統(tǒng)設(shè)計(jì)與調(diào)試。

哪有天天不舒服的？這分明是在找借口逃課嘛！可是，看著妍妍緊皺的眉頭、蒼白的嘴唇和痛苦不堪的表情，又確實(shí)不像裝的。

1.3系統(tǒng)工作原理

在圖2所示系統(tǒng)中，時(shí)鐘信號(hào)(clk)進(jìn)入鎖相環(huán)電路后產(chǎn)生多個(gè)高頻時(shí)鐘信號(hào)用于各個(gè)FPGA模塊和Cortex-M3內(nèi)核工作。被測(cè)信號(hào)(signal)輸入至頻率占空比一體化測(cè)量模塊中進(jìn)行測(cè)量并產(chǎn)生測(cè)量數(shù)據(jù)(Na、Nb和Nc)和數(shù)據(jù)有效信號(hào)(valid)，然后利用FPGA寫FIFO控制模塊將測(cè)量數(shù)據(jù)按照時(shí)序要求寫入到AHB接口的FIFO中，在每次寫完數(shù)據(jù)之后產(chǎn)生一個(gè)寫完成信號(hào)(w_done_f)，并通過一個(gè)IO口輸出。系統(tǒng)的Cortex-M3內(nèi)核中有一個(gè)32位的GPIO，其中有一位與寫完成信號(hào)(w_done_f)相連。當(dāng)Cortex-M3檢測(cè)到寫完成信號(hào)后，利用AHB系統(tǒng)總線讀取FIFO中的數(shù)據(jù)，然后對(duì)讀取的數(shù)據(jù)進(jìn)行運(yùn)算得到被測(cè)信號(hào)的頻率值和占空比值，利用UART將數(shù)據(jù)傳輸至電腦端的上位機(jī)，并通過GPIO來控制外部LCD12864顯示器進(jìn)行顯示。

2 FPGA模塊設(shè)計(jì)

圖2所示系統(tǒng)中的FPGA部分主要用于完成頻率和占空比的測(cè)量工作，其一體化設(shè)計(jì)結(jié)構(gòu)圖如圖3所示,主要由5個(gè)部分構(gòu)成，分別是預(yù)置閘門時(shí)間產(chǎn)生模塊、同步電路、計(jì)數(shù)器模塊、有效信號(hào)產(chǎn)生模塊和FIFO寫控制模塊。在圖3中，clk_50MHz為時(shí)鐘信號(hào)輸入端，rst為復(fù)位信號(hào)輸入端，signal為被測(cè)信號(hào)輸入端，clk_S為標(biāo)準(zhǔn)信號(hào)輸入端，Na、Nb和Nc為3個(gè)計(jì)數(shù)器的計(jì)數(shù)值，valid為數(shù)據(jù)有效信號(hào)，wen為FIFO寫使能信號(hào)輸出端，wdata為FIFO寫數(shù)據(jù)輸出端，w_done_f為寫完成信號(hào)輸出端。

圖3 測(cè)頻、測(cè)占空比一體化設(shè)計(jì)結(jié)構(gòu)圖

2.1預(yù)置閘門時(shí)間產(chǎn)生模塊

預(yù)置閘門時(shí)間產(chǎn)生模塊內(nèi)部是一個(gè)分頻電路，將輸入的時(shí)鐘信號(hào)(clk_in)分頻產(chǎn)生頻率為2 Hz的時(shí)鐘信號(hào)，通過時(shí)鐘輸出端(clk_out)輸出，并將其高電平時(shí)間段作為預(yù)置閘門時(shí)間，其時(shí)間長(zhǎng)度正好為1 s。

2.2同步電路

圖3中的同步電路是一個(gè)D觸發(fā)器。在該系統(tǒng)中，為了測(cè)量的準(zhǔn)確性，需要保證實(shí)際閘門時(shí)間為被測(cè)信號(hào)周期的整數(shù)倍，因此本系統(tǒng)利用D觸發(fā)器的同步功能，將被測(cè)信號(hào)作為同步電路的時(shí)鐘輸入端，預(yù)置閘門時(shí)間信號(hào)作為同步電路的D輸入端，這樣其輸出即為與被測(cè)信號(hào)同步的實(shí)際閘門時(shí)間。

另外，為了能夠測(cè)量信號(hào)的占空比，系統(tǒng)采用門電路的方式，將實(shí)際閘門時(shí)間信號(hào)與被測(cè)信號(hào)相“與”(AND I)，其輸出作為被測(cè)信號(hào)的計(jì)數(shù)信號(hào)，同時(shí)將其與標(biāo)準(zhǔn)時(shí)鐘信號(hào)相“與”(AND II)，得到閘門時(shí)間內(nèi)被測(cè)信號(hào)高電平時(shí)間段標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)信號(hào)。系統(tǒng)中兩個(gè)非門(NOT I與NOT II)起到微延時(shí)的作用，使系統(tǒng)工作更加穩(wěn)定，測(cè)量更加準(zhǔn)確，其本身對(duì)信號(hào)的邏輯關(guān)系沒有任何影響。

2.3計(jì)數(shù)器模塊

圖3系統(tǒng)中有3個(gè)計(jì)數(shù)器模塊，其工作原理描述如下：當(dāng)計(jì)數(shù)使能端(en)上升沿到達(dá)時(shí)，計(jì)數(shù)器開始對(duì)由clk端輸入的信號(hào)進(jìn)行計(jì)數(shù)，而計(jì)數(shù)使能端(en)下降沿到達(dá)后停止計(jì)數(shù)，同時(shí)將計(jì)數(shù)值鎖存并通過count_num端輸出，然后將計(jì)數(shù)器內(nèi)部計(jì)數(shù)值清零，以用于下一次計(jì)數(shù)。

在該系統(tǒng)中，需要對(duì)閘門時(shí)間內(nèi)各個(gè)信號(hào)的個(gè)數(shù)進(jìn)行計(jì)數(shù)，所以將實(shí)際閘門時(shí)間信號(hào)(同步電路的輸出信號(hào))作為3個(gè)計(jì)數(shù)器的計(jì)數(shù)使能信號(hào)。3個(gè)計(jì)數(shù)器中，計(jì)數(shù)器I用于對(duì)被測(cè)信號(hào)進(jìn)行計(jì)數(shù)，計(jì)數(shù)器II用于對(duì)被測(cè)信號(hào)高電平時(shí)間段的標(biāo)準(zhǔn)信號(hào)進(jìn)行計(jì)數(shù)，計(jì)數(shù)器III用于對(duì)標(biāo)準(zhǔn)信號(hào)進(jìn)行計(jì)數(shù)。根據(jù)測(cè)量原理，假設(shè)閘門時(shí)間內(nèi)3個(gè)計(jì)數(shù)器的計(jì)數(shù)值分別為Na、Nc和Nb，標(biāo)準(zhǔn)信號(hào)的頻率為f0，那么可得被測(cè)信號(hào)的頻率為：

f=(Na/Nb)f0

(6)

D=(Nc/Nb)×100%

(7)

2.4有效信號(hào)產(chǎn)生模塊

圖3中，有效信號(hào)產(chǎn)生模塊是在每次測(cè)量完成產(chǎn)生新的數(shù)據(jù)之后，將其輸出端(valid)置高。該模塊利用實(shí)際閘門時(shí)間信號(hào)來產(chǎn)生輸出信號(hào)，若實(shí)際閘門時(shí)間信號(hào)為高，此時(shí)正處于測(cè)量過程中，該模塊的輸出(valid)為低；當(dāng)實(shí)際閘門時(shí)間信號(hào)變?yōu)榈椭?，?shù)據(jù)測(cè)量完成，此時(shí)將模塊的輸出(valid)置為高電平。利用該信號(hào)可以控制FIFO寫控制模塊每次將有效的數(shù)據(jù)寫進(jìn)FIFO。

2.5FIFO寫控制模塊

FIFO寫控制模塊的輸入信號(hào)有時(shí)鐘信號(hào)(clk)、復(fù)位信號(hào)(rst_n)、3個(gè)測(cè)量數(shù)據(jù)(Na、Nb和Nc)和數(shù)據(jù)有效信號(hào)(valid)，模塊的輸出信號(hào)為FIFO寫使能信號(hào)(wen)、FIFO寫數(shù)據(jù)信號(hào)(wdata)和寫完成信號(hào)(w_done_f)。該模塊就是根據(jù)FIFO寫數(shù)據(jù)的時(shí)序，在數(shù)據(jù)有效(valid為高)之后將測(cè)量所得的數(shù)據(jù)依次寫進(jìn)FIFO中進(jìn)行緩存，在寫完之后將寫完成信號(hào)(w_done_f)置高。如果檢測(cè)到數(shù)據(jù)有效信號(hào)(valid)為低，則將寫完成信號(hào)(w_done_f)置低。

3 系統(tǒng)軟件設(shè)計(jì)

本文所設(shè)計(jì)的頻率計(jì)是利用FPGA內(nèi)嵌的Cortex-M3內(nèi)核完成數(shù)據(jù)的接收、處理和顯示工作，在Keil開發(fā)平臺(tái)下利用C語言對(duì)系統(tǒng)軟件進(jìn)行設(shè)計(jì)。系統(tǒng)軟件的程序流程圖如圖4所示。

系統(tǒng)開始運(yùn)行后，首先進(jìn)行系統(tǒng)初始化，包括初始化串口、初始化GPIO和初始化LCD12864等。之后系統(tǒng)就進(jìn)入了主循環(huán)，首先檢測(cè)寫完成信號(hào)是否有效，如果無效則一直循環(huán)檢測(cè)，當(dāng)寫完成信號(hào)有效之后則停止檢測(cè)，按照順序依次讀取FIFO地址下的3個(gè)數(shù)據(jù)，然后按照公式計(jì)算出被測(cè)信號(hào)的頻率值和占空比值。接下來系統(tǒng)控制串口將數(shù)據(jù)傳輸至電腦，并利用GPIO控制外部LCD12864對(duì)測(cè)量結(jié)果進(jìn)行顯示。當(dāng)上述工作全部完成之后，再次檢測(cè)寫完成信號(hào)，如果其仍然有效，則一直循環(huán)檢測(cè)此信號(hào)，直到其無效為止，然后回到主循環(huán)開始處，執(zhí)行下一次循環(huán)。

圖4 系統(tǒng)軟件程序流程圖

4 實(shí)驗(yàn)結(jié)果

4.1FPGA模塊仿真

根據(jù)等精度測(cè)量的原理和FPGA模塊結(jié)構(gòu)設(shè)計(jì)，利用Verilog硬件描述語言對(duì)測(cè)頻、測(cè)占空比一體化設(shè)計(jì)結(jié)構(gòu)進(jìn)行設(shè)計(jì)，并利用ModelSim軟件對(duì)其整體進(jìn)行功能仿真。如圖5、6所示為頻率計(jì)的整體仿真結(jié)果，其中測(cè)試信號(hào)的頻率是5 Hz，占空比為80%。由圖5可見，預(yù)置閘門時(shí)間、被測(cè)信號(hào)和實(shí)際閘門時(shí)間等信號(hào)的時(shí)序與等精度測(cè)量原理圖相一致，同時(shí)測(cè)量所得的3個(gè)計(jì)數(shù)值準(zhǔn)確，與測(cè)試信號(hào)的頻率、占空比相符。從圖6中可以看出，F(xiàn)IFO寫控制模塊按照時(shí)序要求將測(cè)量所得的3個(gè)數(shù)據(jù)依次輸出至FIFO中，同時(shí)在寫完成之后將寫完成標(biāo)志置高。

4.2硬件實(shí)現(xiàn)與測(cè)試

利用Keil軟件完成Cortex-M3內(nèi)核軟件的設(shè)計(jì)工作，并將其產(chǎn)生的HEX文件導(dǎo)入京微雅格的EDA設(shè)計(jì)工具Primace中，與所設(shè)計(jì)的FPGA模塊一并生成比特流數(shù)據(jù)，并將其下載至M7開發(fā)板中，按照設(shè)計(jì)結(jié)構(gòu)將外部引腳進(jìn)行連接，即完成了頻率計(jì)系統(tǒng)的硬件實(shí)現(xiàn)。該頻率計(jì)利用LCD12864對(duì)測(cè)試結(jié)果進(jìn)行顯示，采用自動(dòng)量程的方式，無需人工調(diào)整。

利用本文所設(shè)計(jì)的頻率計(jì)對(duì)測(cè)試信號(hào)的頻率和占空比進(jìn)行測(cè)試，然后對(duì)結(jié)果進(jìn)行分析，圖7所示為系統(tǒng)測(cè)試圖。

圖5 頻率計(jì)整體仿真結(jié)果

圖6 FIFO寫控制模塊仿真結(jié)果

圖7 系統(tǒng)測(cè)試圖

表1是本頻率計(jì)的一組測(cè)試數(shù)據(jù)，通過對(duì)被測(cè)信號(hào)的頻率、占空比和測(cè)試所得的頻率值和占空比值相比較可知，在所給的測(cè)量范圍之內(nèi)，頻率測(cè)量誤差均小于10-4，占空比測(cè)量誤差的絕對(duì)值均小于10-2。測(cè)量結(jié)果的誤差分布在同一個(gè)數(shù)量級(jí)，并沒有因?yàn)轭l率值的變化而變化，從而達(dá)到了等精度測(cè)量的目的。

表1 頻率計(jì)系統(tǒng)實(shí)驗(yàn)測(cè)試數(shù)據(jù)

5 結(jié) 語

本文以京微雅格公司的M7系列FPGA為設(shè)計(jì)載體，利用SOPC技術(shù)和等精度測(cè)量原理，在一片內(nèi)嵌Cortex-M3內(nèi)核的FPGA芯片上完成了頻率計(jì)的設(shè)計(jì)，可以實(shí)現(xiàn)頻率測(cè)量和占空比測(cè)量功能。利用Verilog硬件描述語言完成FPGA模塊的設(shè)計(jì)，并利用ModelSim軟件對(duì)其進(jìn)行仿真驗(yàn)證。通過Keil軟件完成Cortex-M3內(nèi)核的軟件設(shè)計(jì)，利用Primace工具進(jìn)行分析、綜合，并最終下載到芯片中，完成系統(tǒng)的硬件實(shí)現(xiàn)。通過實(shí)際測(cè)試，系統(tǒng)可以很好地完成頻率測(cè)量與占空比測(cè)量功能，并達(dá)到了等精度測(cè)量的目的。

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Design of Equal Precision Frequency Meter Based on FPGA with Embedded Cortex-M3 Core

WANGLihua1,ZHOUSongjiang1,2a,GAOShihao1,2b,ZHANGHeng1

(1.School of Electronic Communication & Physics,Shandong University of Science & Technology,Qingdao 266590,Shandong,China; 2a.Institute of Information Photonics and Optical Communication,2b.Key Laboratory of Universal Wireless Communications,Ministry of Education,Beijing University of Posts and Telecommunications,Beijing 100876,China)

In order to solve the problem that the traditional frequency meter cannot achieve equal precision in high or low frequency measurement,improve the precision and performance of frequency meter,an equal precision frequency meter based on SOPC is designed in this paper.An FPGA chip that is embedded with Cortex-M3 as the system’s controlling core,through the design of FPGA module and Cortex-M3 module,data communication between FPGA and Cortex-M3 is achieved by FIFO with AHB interface.The device completes the design of equal precision frequency meter in 1Hz～50MHz range.By ModelSim software simulation and hardware testing,the frequency meter can complete equal precision frequency and has duty ratio measuring function,and has the characteristics of high precision and good real-time.

frequency meter; equal precision; system-on-a-programmable chip (SOPC); field-programmable gate array (FPGA); advanced high performance bus (AHB); Cortex-M3

2016-11-10

王立華(1971-)，男，山東濰坊人，副教授，碩士生導(dǎo)師，主要從事嵌入式應(yīng)用、光伏發(fā)電技術(shù)和通信技術(shù)的教學(xué)與研究。

Tel.：13730917192；E-mail：wanglihua7141@126.com

TM 935.13

：A

1006-7167(2017)07-0139-05