黃志鋼,張芝威

(沈陽理工大學(xué) 自動化與電氣工程學(xué)院,沈陽 110159)

同位控制猝發(fā)總線設(shè)計與實現(xiàn)

黃志鋼,張芝威

(沈陽理工大學(xué) 自動化與電氣工程學(xué)院,沈陽 110159)

提出了一種同位控制猝發(fā)總線( LCBBus,Local Control Burst Bus),通過對目前已有的處理器與存儲器之間總線信號的研究,設(shè)法使讀寫控制信號與數(shù)據(jù)信號同地點(diǎn)發(fā)出,同方向傳輸,同地點(diǎn)接收,大幅度縮短數(shù)據(jù)信號與控制信號的傳輸路徑差以及時間差,提高猝發(fā)傳送主頻。在FPGA上用Verilog語言編寫完成了該總線的邏輯設(shè)計,并且通過Modelsim SE對其進(jìn)行了總線讀寫操作的仿真,證明了可行性。

同位控制猝發(fā)總線;FPGA;Verilog;Modelsim SE;猝發(fā)

通過對經(jīng)典總線信號的研究,可知總線信號由:數(shù)據(jù)信號、控制信號和地址信號三大部分組成[1-2],且經(jīng)典猝發(fā)總線的寫操作時,寫控制信號和數(shù)據(jù)信號同在CPU(中央處理器)處產(chǎn)生,同在Mem(存儲器)處接收[3],即同源同方向同路徑傳輸,而經(jīng)典猝發(fā)總線的讀操作時，讀控制信號在CPU處產(chǎn)生,存儲器獲得控制信號后,發(fā)出數(shù)據(jù)信號,其控制信號和數(shù)據(jù)信號處于異位。因此數(shù)據(jù)傳輸比控制信號傳輸延遲一個時鐘周期,影響傳送主頻。

為提高猝發(fā)傳送主頻,從控制信號與數(shù)據(jù)信號傳輸?shù)攸c(diǎn)和方向入手,在不考慮CPU內(nèi)部和存儲器內(nèi)部的傳輸時間；也不考慮猝發(fā)操作時,首地址設(shè)定所需的時間條件下,僅研究總線傳輸動作及其所需時間。并提出同位控制猝發(fā)總線(LCBB,Local Control Burst Bus),使得猝發(fā)傳輸時,控制信號和數(shù)據(jù)信號同源同方向同路徑傳輸,通過運(yùn)用Verilog語言對所設(shè)計的總線進(jìn)行邏輯編寫,并且通過Modelsim SE對其進(jìn)行了總線讀寫操作的仿真。

1 經(jīng)典猝發(fā)總線分析

經(jīng)典猝發(fā)總線的寫操作:寫控制信號和數(shù)據(jù)信號同在CPU處產(chǎn)生,同在存儲器處接收,即同源同方向同路徑傳輸。寫信號(WR)上升沿驅(qū)使存儲器鎖存數(shù)據(jù)總線(DB)上的數(shù)據(jù)到數(shù)據(jù)鎖存器,寫正確的條件是,寫信號上升沿處,數(shù)據(jù)總線上的數(shù)據(jù)是有效的。記數(shù)據(jù)傳輸時間是TLD,寫信號傳輸時間是TLWR,它們之間由于路徑差產(chǎn)生的時間差是ΔT=|TLD-TLWR|。為確保寫正確,要求寫信號上升沿必須處在數(shù)據(jù)穩(wěn)定區(qū)內(nèi),并留有大于正負(fù)ΔT的裕度。若忽略存儲器將數(shù)據(jù)鎖存存儲器單元的需要時間,從總線角度看,允許的最大寫主頻為1/(2ΔT)。

經(jīng)典猝發(fā)總線的讀操作:讀控制信號(RD)在CPU處產(chǎn)生,存儲器獲得讀控制信號為低電平后,發(fā)出數(shù)據(jù)信號,CPU在數(shù)據(jù)信號穩(wěn)定后鎖存數(shù)據(jù)信號并撤銷讀控制信號?？刂菩盘柡蛿?shù)據(jù)信號處于異位。讀正確的條件是,CPU鎖存時,數(shù)據(jù)總線上的數(shù)據(jù)是有效的?？刂圃葱盘柦?jīng)TL時間傳送到存儲器中,存儲器產(chǎn)生數(shù)據(jù)源,再經(jīng)過TL時間送到CPU。為確保讀正確,要求讀控制信號必須處在數(shù)據(jù)穩(wěn)定區(qū)內(nèi)。從總線角度看,允許的最大讀主頻為1/(2TL)[4],圖1為經(jīng)典猝發(fā)總線的時序?qū)?、讀圖。

由此可見,多核處理器中,各核到各存儲器的總線長度不盡相同[5],如果全系統(tǒng)使用同一個時鐘,同一個延時,那么只能按照最壞的情況設(shè)定較低的系統(tǒng)主頻。

2 同位控制猝發(fā)總線設(shè)計

在同位控制猝發(fā)總線中,動態(tài)信號在每個時鐘都發(fā)生變化;靜態(tài)信號在一次猝發(fā)傳送過程中不變化。為了提高猝發(fā)傳送速度,使存儲器操作時的控制信號和數(shù)據(jù)信號同位,寫操作時控制和數(shù)據(jù)信號從CPU發(fā)出,讀操作時控制和數(shù)據(jù)信號從存儲器發(fā)出,稱這種總線為同位控制猝發(fā)總線,如圖2所示,其總線時序如圖3和圖4所示。

圖1 經(jīng)典猝發(fā)總線時序?qū)?、讀圖

圖2 同位控制猝發(fā)總線信號原理圖

圖2中:clkS,系統(tǒng)時鐘;clkC/clkM,處理器/存儲器時鐘,根據(jù)swC/swM不同,對應(yīng)的選擇CPU還是存儲器時鐘;swC/swM,處理器/存儲器時鐘選擇開關(guān);EN、WR,單向使能線、靜態(tài)信號,有四個狀態(tài)分別是:“00”,“01”,“10”,“11”;DB,數(shù)據(jù)總線,雙向動態(tài)信號,傳輸?shù)刂泛蛿?shù)據(jù);memC,CPU的儲器;memM,存儲器的存儲器;addrC/addrM,處理器/存儲器地址及計數(shù)器。

圖3 同位控制猝發(fā)總線理想時序?qū)懖僮鲌D

圖4 同位控制猝發(fā)總線理想時序讀操作圖

CPU要開始一塊猝發(fā)傳送,需要使addrC?CPU傳送首地址,addrCE?CPU傳送末地址,addrM?存儲器接收首地址。EN,WR=00時,總線無操作;EN,WR=01時,首地址寫,首地址?db,db? addrM;EN,WR=10時,寫操作swC,swM=up,down;clkS? clkC ?clkM。每個CLK,MemM(addrM)?MemC(addrC);EN,WR=11時,讀操作swC,swM=down,up;clkS? clkM ?clkC。每個CLK,MemC(addrC) ? MemM(addrM);EN=1時,每個CLK,addrC+1,addrM+1。如果addrC=addrCE,則EN,WR=00,結(jié)束本次猝發(fā)傳送。使得控制信號與數(shù)據(jù)信號同地點(diǎn)發(fā)出,同方向傳輸,同地點(diǎn)接收。

3 實現(xiàn)與仿真

設(shè)計的總線通過改變讀、寫信號的位置,從而改變CPU間控制信號和數(shù)據(jù)傳輸方向。同理,對于多核處理器,隨著核數(shù)掛在總線上的位置不同,存儲器共用核的個數(shù)不同,傳輸信號、數(shù)據(jù)時間也會發(fā)生不同改變,但是由于控制信號和數(shù)據(jù)信號總是同方向的,所以對于內(nèi)部傳輸而言,時間依然是ΔT。而總體的時間只與它們之間的路程差有關(guān)。由于本文時間仿真需要設(shè)計到板圖階段,才能得出相應(yīng)的結(jié)論,小規(guī)模設(shè)計時,ΔT不明顯,所以本文只對同位控制猝發(fā)總線的讀寫使用Modelsim SE進(jìn)行邏輯功能仿真驗證,仿真結(jié)果如圖5所示。

圖5 同位控制的仿真結(jié)果

4 結(jié)論

通過分析經(jīng)典猝發(fā)總線的讀寫時序,其讀操作時的讀控制信號與數(shù)據(jù)信號處于異位而產(chǎn)生了傳送時間差2TL,該時間差限制了猝發(fā)操作的最高頻率。為此提出了同位控制猝發(fā)總線,使讀控制信號與數(shù)據(jù)信號同地點(diǎn)發(fā)出,同方向傳輸,同地點(diǎn)接收,節(jié)省時間2TL。

經(jīng)過Modelsim SE仿真,驗證了同位控制猝發(fā)總線讀寫的邏輯可行性。通過改變猝發(fā)讀、寫信號的位置,從而縮短數(shù)據(jù)信號與控制信號到達(dá)目的地的時間,減少TL對該CPU的時鐘頻率的限制,既大幅度降低對時鐘傾斜的敏感度,又大幅度提高猝發(fā)傳送的主頻。本文只對單核總線讀寫進(jìn)行了仿真,并沒有對多核進(jìn)行仿真,但是在多核處理器為主導(dǎo)的今天,同位控制猝發(fā)總線發(fā)展前景十分明朗。

[1] 王明磊.基于PCI總線信號數(shù)字復(fù)接系統(tǒng)[D].長沙:國防科學(xué)技術(shù)大學(xué),2004.

[2] 尚利.PIC結(jié)構(gòu)[M].劉輝譯.北京:電子工業(yè)出版社,2012.

[3] 黃志鋼,盛肖煒.多核處理器結(jié)構(gòu)與核間通信的CMC總線設(shè)計[J].沈陽理工大學(xué)學(xué)報,2012,31(6):70-75.

[4] Miguel Correia,Jorge Sousa,álvaro Combo,et al.Implementation of IEEE-1588 timing and synchronization for ATCA control and data acquisition systems[J].Fusion Engineering and Design,2012,87(12):2178-2181.

[5] 汪鍵,張磊,王少軒,等.多核處理器核間高速通訊架構(gòu)的研究[J].電子與封裝,2011,11(6):43-44.

(責(zé)任編輯：馬金發(fā))

TheDesignandImplementationoftheLocalControlBurstBus

HUANG Zhigang,ZHANG Zhiwei

(Shenyang Ligong University,Shenyang 110159,China)

A Local Control Burst Bus based on the research of the currently existing Bus signal between the processor and memory is proposed to reduce the Data signals and Control signals transmission′s path difference and time difference greatly by making a Read/Write Control signals and Data signals to send with same sites,to transmit with same direction and to receive with same sites.Finally,the burst transmission frequency is improved.Using Verilog language on FPGA completed the Bus logical design and through the Modelsim SE simulation of Reading and Writing operations on the Bus the feasibility is proved.

local control burst bus;FPGA;Verilog;Modelsim SE;burst

TP336

A

2016-11-16

黃志鋼(1960—)，男，副教授，研究方向：計算機(jī)控制系統(tǒng)，嵌入式系統(tǒng)。

1003-1251(2017)05-0011-03