汪 杰，劉慧君，謝 亮，金湘亮

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一種用于Σ-Δ ADC的低功耗數字抽取濾波器

汪 杰1,2，劉慧君1,2，謝 亮1,2，金湘亮1,2

（1. 湘潭大學 物理與光電工程學院，湖南 湘潭 411105；2. 微光電與系統(tǒng)集成湖南省工程實驗室，湖南 湘潭 411105）

設計了一種適用于Σ-Δ ADC（模數轉換器）的低功耗數字抽取濾波器。該數字抽取濾波器采用三級結構實現，分別是CIC濾波器、補償濾波器和半帶濾波器。在設計中，運用Noble恒等式原理、多相分解技術和CSD編碼技術，初步降低了濾波器的功耗；根據補償濾波器和半帶濾波器長度的奇偶性和系數的對稱性，提出一種奇偶優(yōu)化法再次優(yōu)化濾波器結構，進一步降低了整個濾波器的功耗，從而實現低功耗的目的。本設計基于110 nm CMOS工藝，在10MHz采樣頻率、5 kHz正弦輸入信號頻率和256倍降采樣率的情況下進行仿真。后仿真結果表明，濾波器的信噪失真比(SNDR)為91.5 dB，無雜散動態(tài)范圍(SFDR)為97.0 dB，有效位數(ENOB)達到14.91 bit。在1.5 V電源電壓下，數字電路(帶SPI)的面積約為0.31 mm×0.81 mm，總功耗僅為376 μW。

Σ-Δ ADC；低功耗；數字抽取濾波器；多相分解；系數對稱；奇偶優(yōu)化法

近幾年來，在物聯(lián)網(Internet of Things, IOT)、大數據(Big Data)、移動通信等技術迅猛發(fā)展的刺激下，高速高精度的模數轉換器(Analog-to-Digital Converter，ADC)產品越來越受歡迎。Σ-Δ ADC憑借過采樣和噪聲整形兩大技術，在高精度ADC中立于不敗之地。Σ-Δ ADC由Σ-Δ調制器和數字抽取濾波器兩部分組成，Σ-Δ調制器采用過采樣技術，將帶內噪聲平均分布在整個頻帶內，然后模擬信號轉化為高頻低精度的比特流信號，同時采用噪聲整形技術，在調制過程中將大部分的噪聲能量搬移到高頻帶；而數字抽取濾波器將調制器的高頻低精度比特流信號進行降采樣和低通濾波，使信號速率降到Nyquist頻率，最終將調制器的高頻低精度信號還原為低頻高精度的數字信號進行輸出。一般來說，調制器決定了整個Σ-Δ ADC所能達到的精度，而數字抽取濾波器則決定了整個Σ-Δ ADC的功耗和面積[1]。

傳統(tǒng)的數字抽取濾波器一般由Hogenauer結構的級聯(lián)積分梳狀 (Cascade-Integrated-Comb, CIC)濾波器、系數對稱的直接型補償濾波器和半帶濾波器組成。本文針對傳統(tǒng)的數字抽取濾波器功耗和面積大的問題，提出了一種新型結構，對于CIC濾波器，采用改進的Hogenauer結構代替?zhèn)鹘y(tǒng)Hogenauer結構，以此來提高積分器的性能；對于補償濾波器和半帶濾波器，在采用多相分解(Polyphase Decomposition)技術和規(guī)范符號字(Canonic Signed Digit，CSD)編碼技術對傳統(tǒng)的結構和系數進行初步優(yōu)化后，再根據濾波器長度的奇偶性和系數的對稱性特征，采用奇偶優(yōu)化法進一步優(yōu)化補償濾波器結構，最終使整個數字抽取濾波器達到低功耗、小面積的目的。

1 數字抽取濾波器設計

本設計中，模擬調制器為2階1位量化的前饋積分器(Cascode-Integrator-Feed Forward，CIFF)結構，采樣頻率為10 MHz，過采樣率為256，有用信號帶寬為10 kHz，考慮性能和面積的折衷，整個ADC將數字抽取濾波器的設計指標定為：具有線性相位，通帶紋波在±0.01 dB以內，阻帶衰減不低于120 dB，分辨率為16位，需要實現的信噪失真比(SNDR)不低于86 dB，有效位數(ENOB)不低于14位。

根據模擬調制器的結構和整個ADC對數字抽取濾波器的要求，數字抽取濾波器應為低通濾波器，其降采樣率應為256，采用三級濾波器結構實現，其組成結構框圖如圖1所示。

圖1 數字抽取濾波器結構組成框圖

1.1 級聯(lián)積分梳狀(CIC)濾波器

CIC濾波器由于其結構簡單(無乘法器，只有加法器、積分器和寄存器)、系數為1、易于實現，是一種基于零點相消的有限沖擊響應(Finite Impulse Response, FIR)濾波器，非常適合工作在高速系統(tǒng)中，一般作為多級抽取系統(tǒng)中的第一級，其傳輸函數為

式中：表示CIC濾波器的降采樣率；–1為延遲單元；為差分延遲因子(一般取1或2)；為CIC濾波器的級數。對于和CIC濾波器直接相連的前級階調制器來說，為了讓濾波器擁有足夠的噪聲衰減，CIC濾波器的級數一般要大于等于調制器的階數加1[2]，即滿足

本設計調制器的階數=2，所以CIC濾波器的級數應取3，但是本設計對整個濾波器的要求更為嚴格，這里取=4，=64，=1。而CIC濾波器一般分為遞歸型(Recursive)結構和非遞歸(Non-Recursive)型結構，由于系統(tǒng)要求線性相位，所以選擇遞歸型結構，并選用改進型的Hogenauer結構實現，如圖2所示。

圖2 CIC濾波器的改進型結構(R=64，N=4，D=1)

改進型Hogenauer結構與常規(guī)型Hogenauer結構唯一的不同是積分器上的延遲單元z1位置，前者將z1放在主線上，后者將z1放在反饋環(huán)上，兩者實現的電路功能沒有本質區(qū)別，但是改進型Hogenauer結構的性能要優(yōu)于傳統(tǒng)型Hogenauer結構的性能[3]，并且，這樣做相當于插入了流水線寄存器，在CIC濾波器級數較多時，其最高時鐘頻率遠高于傳統(tǒng)型Hogenauer結構。

但是遞歸型結構的CIC濾波器有一個缺點，就是在降采樣因子和級數比較大的時候，由于積分器的不斷累加，此時內部寄存器字長的長度有限，數據將會溢出，造成系統(tǒng)不穩(wěn)定。所以，為了保證CIC不產生溢出，其內部寄存器字長需滿足

式中：為CIC濾波器級數；為CIC濾波器的降采樣率；in為調制器輸出的比特流位數。這里in= 1 bit，所以CIC濾波器的寄存器字長out=25 bit。

1.2 補償濾波器

CIC濾波器作為整個數字抽取濾波器的第一級，在進行大倍率抽取時存在一個問題，隨著級數和降采樣率的增大，CIC濾波器在其通帶范圍內的滾降會越來越大[4]，這無疑會使整個濾波器的通帶紋波不符合設計要求，造成整個ADC系統(tǒng)的信噪比下降，因此必須使用補償濾波器對其通帶滾降進行補償，達到頻率補償的目的。

由式(1)知，CIC濾波器的幅頻響應可以用下式表示，即

為了準確地對CIC濾波器的通帶滾降進行補償，在通帶范圍內，補償濾波器必須要滿足和CIC濾波器相反的幅頻特性，那么補償濾波器的幅頻響應為

另外，補償濾波器不僅要完成對CIC濾波器的通帶滾降進行補償的功能，還要完成2倍降采樣的功能，其幅頻特性曲線如圖3所示。

圖3 補償濾波器幅頻特性曲線

將CIC濾波器和補償濾波器級聯(lián)之后，補償濾波器對CIC濾波器的補償效果圖如圖4，MATLAB仿真結果表明，經過補償后的濾波器通帶紋波只有–0.002 114 774 dB，符合設計指標要求。

圖4 補償濾波器補償CIC濾波器之后的效果

傳統(tǒng)的帶抽取的補償濾波器是直接型(Direct Form)結構，如圖5，其全部的運算單元(延遲單元、加法器、乘法器)工作在2倍降采樣單元之前，功耗比較大。

圖5 傳統(tǒng)的直接型補償濾波器結構

為降低功耗和面積，本設計的補償濾波器對傳統(tǒng)的直接型結構進行了改進和優(yōu)化，該結構較傳統(tǒng)結構做出的主要改進有：

一是根據Noble恒等式原理[5]，如圖6，將2倍降采樣單元的位置提前(調制器部分有抗混疊濾波處理)，放在全部的運算單元之前，使全部的運算單元工作在補償濾波器一半的采樣頻率下，從而有效降低整個補償濾波器的功耗。

圖6 經Noble等效后的補償濾波器結構

二是利用多相分解技術[6]，如圖7，將直接型的補償濾波器結構變?yōu)槎嘞喾纸庵苯有?Polyphase Decomposition Direct Form)結構，也即將原直接型結構中只包含一條信號通路的電路轉換為多相分解直接型中的奇偶兩條信號通路，以此去掉在信號速率轉換過程中的冗余計算，從而大大提高運算速度。

圖7 多相分解直接型的補償濾波器結構

三是根據FIR濾波器系數的對稱性，將多相分解直接型結構進一步改進，變換為系數對稱的線性相位型(Linear-phase Form)結構[7]，并提出一種奇偶優(yōu)化法，針對濾波器長度的奇偶性情況，來對奇偶支路進行不同的結構優(yōu)化，見圖8。根據濾波器理論知，FIR濾波器的系數個數與濾波器的長度相等。奇偶優(yōu)化法的具體思想就是根據補償濾波器長度的奇偶性分為以下兩類：

（1）當補償濾波器的長度為奇數時，偶支路有(+1)/2個系數，奇支路有(1)/2個系數。單獨從奇支路或偶支路上來看，該支路上第一個系數與最后一個系數相等，第二個系數與倒數第二個系數相等，依此類推。若(+1)/2為奇數，(1)/2為偶數，則偶支路上中間的那個系數有且只有一個，其他相等系數關于這個中心位置左右對稱分布，奇支路上相等系數關于中心對稱，將相同的系數上的抽頭數據先相加，再與此系數相乘，結構便可由圖7的多相分解直接型結構改進為圖8(a)的結構；若(+1)/2為偶數，(1)/2為奇數，則偶支路上的相等系數關于中心對稱，奇支路上中間的那個系數有且只有一個，其他相等系數關于這個中心位置左右對稱分布，同理，將相同的系數上的抽頭數據先相加，再與此系數相乘，結構便可由圖7的多相分解直接型結構改進為圖8(b)的結構。此時，圖8(a)或圖8(b)結構中的補償濾波器最終系數個數均減為(+1)/2個。

(a)為奇數時( (+1)/2為奇數，(1)/2為偶數)

(b)為奇數時( (+1)/2為偶數， (1)/2為奇數)

(c) M為偶數時(奇偶支路上均有M/2個系數)

（2）當補償濾波器的長度為偶數時，奇支路和偶支路上的系數個數相等，均為/2個，這種情況下，奇支路的第一個系數與偶支路的最后一個系數相等，奇支路的第二個系數與偶支路的倒數第二個系數相等，依此類推，奇支路的最后一個系數與偶支路的第一個系數相等，將相同的系數上的抽頭數據先相加，再與此系數相乘，此時補償濾波器便可由圖7的多相分解直接型結構改進為圖8(c)的結構。此時，最終系數個數減為/2個。

系數對稱和奇偶優(yōu)化之后的結果就是，就多相分解直接型的結構而言，改進的系數對稱的線性相位型結構減少近50%的乘法運算量。

在設計中，補償濾波器的通帶頻率設為10 kHz，阻帶頻率設為68 kHz，設計出來濾波器長度為14(濾波器階數為13)，屬于奇偶優(yōu)化法的第（2）類情況，所以最終得到的補償濾波器結構如圖9所示。

圖9 本文的補償濾波器實現結構(濾波器長度M=14)

1.3 半帶(Half-band)濾波器

半帶濾波器是一種特殊的FIR濾波器，只能進行2倍抽取或者內插的應用，它的通帶紋波和阻帶紋波是相等的，并且通帶截止頻率和阻帶起始頻率關于中心頻率π/2對稱，其頻率響應滿足

其幅頻特性曲線如圖10所示。

半帶濾波器還有一個特點就是其有將近一半的系數為零，因此，在實現這種濾波器時其運算量比同等長度的線性相位濾波器減少了近一半，具有非常大的應用價值。

本設計中半帶濾波器的采樣頻率為78.125 kHz，過渡帶寬設為19.0625 kHz，得到的濾波器長度為31(濾波器階數為30)，這里利用多相分解技術和系數對稱性[8]，得到其結構如圖11所示。

圖11 多相分解線性相位直接型結構半帶濾波器

整個數字抽取濾波器的結構確定之后，結合調制器的結構，在MATLAB/Simulink中搭建行為級模型，如圖12所示。

圖12 Σ-Δ ADC的Simulink行為級模型

在考慮非理想因素后，如圖13，MATLAB/Simu- link仿真結果表明，當ADC輸入正弦信號頻率為5 kHz時，調制器輸出數據經快速傅里葉變換(Fast Fourier Transformation, FFT)分析后，SNDR為94.2 dB，SFDR為96.1 dB，ENOB可達15.36 bit，THD為96.1 dB，而濾波器輸出的數據經FFT分析后，SNDR為94.2 dB，SFDR為96.1 dB，ENOB可達15.36 bit，基本與調制器性能保持一致。

(a) 調制器頻譜，2 048 000點FFT

(b) 濾波器頻譜，6000點FFT

圖13 調制器和濾波器輸出頻譜

Fig.13 The output spectra of modulator and filter

2 濾波器實現與仿真分析

該數字抽取濾波器的RTL級設計采用Verilog HDL實現?？紤]到乘法在硬件實現時非常耗費硬件資源，所以與補償濾波器和半帶濾波器的系數有關的乘法運算采用移位加減實現，為了進一步減少移位加減運算的次數，系數均采用CSD編碼，這樣比直接用二進制表示的系數移位加減運算減少近33%的運算量[9]?？紤]到芯片引腳的使用情況，為節(jié)約硬件資源，并方便整個ADC芯片與外部進行通信，設計時加入了SPI通信模塊，將濾波器的16位并行數據轉換為1位串行數據進行輸出。另外，設計時加入了誤差校準模塊，以此來消除整個ADC的失調誤差和增益誤差。

整個Verilog代碼的前仿真在ModelSim中進行，濾波器的功能仿真結果和性能分析結果如圖14和圖15所示。

圖14 濾波器功能仿真結果(前仿真，時域波形圖)

圖15 濾波器性能仿真結果(前仿真，6000點FFT)

實現的數字抽取濾波器在基于Xilinx公司Virtex-5 FPGA的XUPV5-LX110T開發(fā)板上進行了板級驗證，并采用了ChipScope Pro在線邏輯分析儀采集ADC輸出數據進行分析，功能和性能達標。

本文提出的結構和傳統(tǒng)結構消耗資源對比情況如表1所示。

表1 硬件資源消耗對比

Tab.1 The comparison of hardware resource consumption

表1表明，在保證功能和性能的前提下，和傳統(tǒng)結構相比，本結構實現的數字抽取濾波器在寄存器資源的使用上減少了約41.7%，在查找表資源的使用上減少了約48.5%，結構優(yōu)化效果明顯。

本文的數字抽取濾波器基于110 nm CMOS工藝進行版圖設計，并在設計過程中添加了門控時鐘進行功耗優(yōu)化，整個∑-Δ ADC芯片(不帶PAD)的版圖如圖16所示，白色框內的即為數字電路版圖(包括數字抽取濾波器和SPI)，面積約為0.31 mm×0.81 mm，功耗約為376 μW。

圖16 Σ-Δ ADC的版圖(白色框內的即為數字抽取濾波器)

在ModelSim中添加.sdf文件進行后仿真，仿真結果如圖17和圖18。在輸入正弦波信號頻率為5 kHz，降采樣率為256的情況下，對ModelSim后仿真的濾波器輸出數據作6000點FFT分析，得到的頻譜如圖18所示，后仿結果表明，SNDR為91.5 dB，SFDR為97.0 dB，有效位數達14.91 bit。

圖17 濾波器功能仿真結果(后仿真，時域波形圖)

圖18 濾波器性能仿真結果(后仿真，6000點FFT)

需要說明的是，圖17中出現的尖峰或毛刺問題，它們出現在濾波器輸出數據DOUT進行更新的時刻，這個現象出現的原因是由于在布局布線之后不同的線延時造成的，而SPI對DOUT中的數據進行采樣時采的是在穩(wěn)定之后的值，因此這樣采樣仍然正確；圖18中的性能分析是以最差工藝角和最大延時為例進行說明的。濾波器的前仿和后仿性能差別不大，與建模的性能相比，差2.7 dB，這是由于在硬件實現時，濾波器的系數是有限字長，而建模時是無限字長，數據截位會使得性能有所下降。

表2為本文與其他文獻的濾波器參數比較。比較結果表明，在保證功能和性能的前提下，本文所提出和設計的濾波器在低功耗和小面積方面的優(yōu)勢比較突出。

表2 本文與其他文獻的數字抽取濾波器參數比較

Tab.2 Digital decimation filter’s parameter comparison between this paper and other literatures

3 結論

設計和實現了一種16位10 MS/s Σ-Δ ADC中的低功耗數字抽取濾波器。該濾波器將Noble恒等式定理、多相分解技術、CSD編碼技術和奇偶優(yōu)化法巧妙地進行結合，對傳統(tǒng)結構進行多次改進和優(yōu)化，減少了約41.7%的寄存器資源和約48.5%的查找表資源，最終在110 nm CMOS的工藝上實現，其面積僅為0.25 mm2，功耗僅為0.376 mW，SNDR為91.5 dB，ENOB為14.91 bit，滿足設計要求，實現了低功耗、小面積的目的。

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（編輯：陳渝生）

A low power digital decimation filter for Sigma-delta ADC

WANG Jie1,2, LIU Huijun1,2, XIE Liang1,2, JIN Xiangliang1,2

(1. Institute of Physics and Optoelectronics Engineering, Xiangtan University, Xiangtan 411105, Hunan Province, China; 2. Hunan Engineering Laboratory for Microelectronics, Optoelectronics and System on A Chip, Xiangtan 411105, Hunan Province, China)

A low-power digital decimation filter for Sigma-Delta ADC was designed. The filter consisted of a CIC filter, a compensation filter and a half-band filter. In the design, the power consumption of the whole filter was reduced by using Noble's identity principle, polyphase decomposition technique and CSD encoding technique. According to the parity of the length and the symmetry of the coefficients of the compensation filter and the half-band filter, a parity optimization method was presented to optimize the structure of the filter again. This method could also further reduce the power consumption of the entire filter, therefore, the purpose of low power consumption was achieved. Based on the 110 nm CMOS process, and under the circumstance of 10 MHz sampling frequency, 5 kHz sinusoidal input signal frequency and 256 times down sampling rate, the post simulation results show that the signal-to-noise and distortion ratio(SNDR) of the filter is 91.5 dB, the spurious free dynamic range(SFDR) is 97.0 dB, and the effective number of bits(ENOB) is 14.91 bit. The area of digital circuit (with SPI) is about 0.31 mm×0.81 mm, and the total power consumption is only 376 μW at a power supply of 1.5 V.

Sigma-Delta ADC; low power; digital decimation filter; polyphase decomposition; coefficient symmetry; parity optimization method

10.14106/j.cnki.1001-2028.2017.11.010

TN492

A

1001-2028（2017）11-0052-08

2017-08-28

謝亮

國家自然科學基金資助(No. 61274043)；國家自然科學基金資助((No. 62173010)；湖南省自然科學杰出青年基金資助((No. 2015 JJ1014)

謝亮（1983－），男，湖南郴州人，副教授，博士，研究方向為ASIC設計、ADC、紅外傳感，E-mail: xieliang_007@163.com ；

汪杰（1992－），男，湖北大冶人，研究生，研究方向為數字集成電路設計，E-mail: 18216416615@163.com 。

2017-11-02 15:46

網絡出版地址： http://kns.cnki.net/kcms/detail/51.1241.TN.20171102.1546.010.html