易華祥+王德志+王一文

摘 要：文中提出了一種基于漏-源電平轉(zhuǎn)換的MOS電容放大器作為采樣保持電容的方法，以提高電荷域采樣的線性度。放大器巧妙地利用采樣和保持為兩個(gè)獨(dú)立過(guò)程的特性：當(dāng)處在采樣階段時(shí)，MOS電容放大器工作在反型區(qū)，此時(shí)有較大的電容值，等效為電荷域采樣的輸出電壓較小，提高了線性度；當(dāng)處在保持階段時(shí)，MOS電容放大器在漏-源電平轉(zhuǎn)換作用下從反型區(qū)變換到耗盡區(qū)，此時(shí)有較小的電容值，等效為電荷域采樣的輸出電壓被放大，使下一級(jí)電路能較好地工作。利用一種55 nm CMOS工藝設(shè)計(jì)了基于漏-源電平轉(zhuǎn)換的MOS電容放大器，并利用Spectre分析了該MOS電容放大器的功能。仿真結(jié)果論證了文中工作對(duì)提高電荷域采樣線性度的可行性。

關(guān)鍵詞：高靈敏度接收器；電荷域采樣；非線性；MOS電容放大器；漏-源電平轉(zhuǎn)換

中圖分類號(hào)：TP39；TN432 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：2095-1302（2017）12-00-04

0 引 言

基于電荷域采樣[1]或電壓域采樣[2]的離散時(shí)域架構(gòu)是設(shè)計(jì)低功耗、低成本和單片集成接收器的一種可行架構(gòu)。相比較，電荷域采樣具有如下優(yōu)勢(shì)：

（1）可以通過(guò)內(nèi)嵌sinc濾波器濾掉開(kāi)關(guān)采樣產(chǎn)生的噪聲和旁瓣間的噪聲[3]；

（2）帶寬不受負(fù)載電容的影響，可以避免接收前端與模數(shù)轉(zhuǎn)換器（Analog to Digital Convertor，ADC）的接口使用功耗饑餓型緩沖器[4]；

（3）開(kāi)關(guān)采樣產(chǎn)生的時(shí)鐘饋通和時(shí)鐘抖動(dòng)都比較小等 [5]。

以上優(yōu)勢(shì)使得基于電荷域采樣的離散時(shí)域接收器受到學(xué)術(shù)界的廣泛關(guān)注[6-10]。

電荷域采樣的線性度對(duì)離散時(shí)域接收器的靈敏度[11，12]有較大影響。例如，當(dāng)利用電荷域采樣設(shè)計(jì)射頻前端時(shí)，其非線性將惡化接收前端的噪聲系數(shù)，甚至使接收前端產(chǎn)生減免和阻塞現(xiàn)象，導(dǎo)致接收器無(wú)法正常工作；當(dāng)電荷域采樣工作在模擬基帶時(shí)，其非線性將減小ADC的無(wú)雜散動(dòng)態(tài)范圍[13]。為了提高電荷域采樣的線性度，其輸出電壓應(yīng)盡可能小[14]，但較小的電壓將惡化下一級(jí)電路輸入信號(hào)的信噪比。針對(duì)該問(wèn)題，文中設(shè)計(jì)了一種基于漏-源電平轉(zhuǎn)換的MOS電容放大器，用作電荷域采樣的采樣保持電容。該MOS電容放大器巧妙地利用采樣和保持為兩個(gè)獨(dú)立過(guò)程的特性，在采樣階段時(shí)，MOS電容放大器工作在反型區(qū)，此時(shí)采樣電容值較大，使得輸出電壓較小，可以提高電荷域采樣的線性度；在保持階段時(shí)，MOS電容放大器在漏-源電平轉(zhuǎn)換的作用下從反型區(qū)變換到耗盡區(qū)，此時(shí)保持電容值較小，等效為電荷域采樣的輸出電壓被放大。因此，本論文設(shè)計(jì)的MOS電容放大器能同時(shí)提高電荷域采樣的線性度和下一級(jí)電路輸入信號(hào)的信噪比，對(duì)實(shí)現(xiàn)高靈敏度的電荷域采樣離散時(shí)域接收器具有重要意義。

1 理論分析

當(dāng)電荷域采樣選擇基于漏-源電平轉(zhuǎn)換的MOS電容放大器作為采樣保持電容時(shí)，既能提高電荷域采樣的線性度又可提高下一級(jí)電路輸入信號(hào)的信噪比。本節(jié)分析了基于漏-源電平轉(zhuǎn)換的MOS電容放大器的工作原理和該MOS電容放大器提高電荷域采樣線性度的可行性。

1.1 基于漏-源電平轉(zhuǎn)換的MOS電容放大器的工作原理

利用NMOS和PMOS構(gòu)造電容的原理分別如圖1和圖2所示。源極S和漏極D連接形成電容的下極板，柵極G作為電容的上極板。此外，NMOS電容和PMOS電容的襯底B應(yīng)分別接地和電源電壓，該接法使NMOS電容和PMOS電容只工作在反型區(qū)和耗盡區(qū)，因此電容-電壓（C-V）曲線呈單調(diào)特性[15]。

假設(shè)NMOS管的寬長(zhǎng)比為200 ?m/4 ?m，VG為0.4 V且VD-S從0 V變化到VDD，NMOS電容的C-V曲線如圖3所示。當(dāng)VD-S為0 V時(shí)，NMOS管工作在反型區(qū)，電容值約10pF；當(dāng)VD-S增大到VDD時(shí)，NMOS管工作在耗盡區(qū)，此時(shí)電容降至約3 pF?；谠揅-V特性的NMOS電容的采樣保持電路如圖4所示。當(dāng)開(kāi)關(guān)合上時(shí)處在采樣階段，電流Iin對(duì)NMOS電容充電，NMOS電容積累的電荷量為Iin與采樣時(shí)間的乘積；當(dāng)開(kāi)關(guān)打開(kāi)時(shí)處在保持階段，NMOS電容保持采樣階段的電荷量。保持階段的電容為3 pF，小于采樣階段的電容10 pF，且在兩個(gè)階段，電荷量不變，所以保持階段的電壓大于采樣階段的電壓，實(shí)現(xiàn)了放大功能。利用該放大特性設(shè)計(jì)電荷域采樣電路既可以提高電荷域采樣的線性度，又可以提高下一級(jí)電路輸入信號(hào)的信噪比，可以應(yīng)用于具有高靈敏度的電荷域采樣離散時(shí)域接收器。

1.2 提高電荷域采樣線性度的可行性分析

電荷域采樣如圖5所示。電荷域采樣主要由跨導(dǎo)gm和采樣電容Cs組成，gm將輸入電壓Vin轉(zhuǎn)換為輸出電流Iin后通過(guò)Cs進(jìn)行采樣。因?yàn)殡娙軨s為無(wú)源器件，所以電荷域采樣的非線性主要由跨導(dǎo)的非線性導(dǎo)致。當(dāng)考慮gm的n次諧波失真時(shí)，在一個(gè)周期T內(nèi)Cs上積累的電荷Q為：

其中，gds為跨導(dǎo)的輸出電導(dǎo)，Vout為跨導(dǎo)的輸出電壓，gmNL，n和gdsNL，n為gm和gds的n次諧波失真系數(shù)。根據(jù)式（1）可知，電荷域采樣的非線性主要由gm、 gds的非線性和Vin、Vout的幅度導(dǎo)致。在給定的電荷域采樣系統(tǒng)中，即Vin （t）、gmNL，n和gdsNL，n為固定值，此時(shí)只有通過(guò)減小Vout （t）的幅度來(lái)提高電荷域采樣的線性度。但減小Vout （t）將導(dǎo)致下一級(jí)電路輸入信號(hào)的信噪比降低，使得電荷域采樣的線性度的優(yōu)化較復(fù)雜。

將圖5中的采樣電容gm替換成NMOS電容放大器后如圖6所示。當(dāng)時(shí)間t處在t0到t1時(shí)間段時(shí)，開(kāi)關(guān)合上且VD-S設(shè)置為0 V；當(dāng)時(shí)間t處在t1到t0+T時(shí)間段時(shí)，開(kāi)關(guān)打開(kāi)且VD-S設(shè)置為VDD。根據(jù)上述理論分析得到：電荷域采樣處在采樣階段時(shí)，NMOS電容具有較大的值，因此Vout較小，電荷域采樣具有較高的線性度；電荷域采樣處在保持階段時(shí)，NMOS電容具有較小的值，因此，Vout較大，實(shí)現(xiàn)了放大功能，使得下一級(jí)電路的輸入信號(hào)具有較大的信噪比，且此時(shí)較大的Vout不影響跨導(dǎo)的線性度。所以利用基于漏-源電平轉(zhuǎn)換的MOS電容放大器提高電荷域采樣的線性度具有可行性。endprint

2 功能驗(yàn)證

2.1 電路設(shè)計(jì)

電荷域采樣電路主要包括跨導(dǎo)、采樣開(kāi)關(guān)和MOS電容放大器等模塊，其中跨導(dǎo)用于將輸入電壓轉(zhuǎn)換為輸出電流。如圖7（a）所示，跨導(dǎo)主要由NMOS管M1和PMOS管M2組成的反相器實(shí)現(xiàn)，電壓Vbp和電壓Vbn通過(guò)電阻R分別獨(dú)立為M2管和M1管提供直流偏置電壓，使跨導(dǎo)直流輸出電壓為VDD/2，以提高跨導(dǎo)的線性度[16]。采樣保持開(kāi)關(guān)通過(guò)M3和M4組成的傳輸門實(shí)現(xiàn)，其導(dǎo)通電阻不隨Vout的變化而變化，使電荷域采樣具有較好的線性度。CLK1和CLK2分別控制NMOS電容的漏-源電壓和M5的導(dǎo)通或關(guān)斷，其中CLK2為高電平時(shí)M5導(dǎo)通，清除NMOS電容上積累的電荷；CLKP和CLKN為差分時(shí)鐘信號(hào)，控制采樣保持開(kāi)關(guān)。該電荷域采樣的時(shí)序如圖7（b）所示。首先CLK2為高電平，清除NMOS電容上的電荷。然后CLKP為高電平同時(shí)CLK1為低電平，電荷域采樣處在采樣階段，NMOS電容工作在反型區(qū)，Vout的值較小，用于提高電荷域采樣的線性度。之后，CLKP變?yōu)榈碗娖?，電荷域采樣電路從采樣階段變化到保持階段。在保持階段CLK1先保持Δt時(shí)間的低電平使Vout穩(wěn)定，隨后變?yōu)楦唠娖绞筃MOS電容工作在耗盡區(qū)，從而降低了NMOS電容的值，Vout呈現(xiàn)較大的值，使下級(jí)電路輸入信號(hào)具有較高的信噪比。

2.2 仿真分析

文中利用一種55 nm的CMOS工藝設(shè)計(jì)了圖7所示的電荷域采樣電路，其中采樣保持電容為基于漏-源電壓轉(zhuǎn)換的NMOS電容放大器。該電路的仿真條件如下：輸入信號(hào)Vin為正弦波，其頻率和峰-峰值分別設(shè)為1 MHz和400 mV；采樣保持時(shí)鐘CLKP/ CLKN的頻率和占空比分別為5 MHz和50%；漏-源電平信號(hào)CLK1和清零時(shí)鐘CLK2的頻率均為5MHz，但CLK1和CLK2的脈寬分別為60 ns和20 ns。

仿真結(jié)果基于Cadence平臺(tái)和Spectre仿真工具得到，如圖8所示。

在t0時(shí)刻，CLK2從低電平轉(zhuǎn)換為高電平且高電平持續(xù)20 ns，NMOS電容和M5組成放電回路，Vout變?yōu)?；在t1時(shí)刻，CLKP轉(zhuǎn)換為高電平且持續(xù)100 ns，此時(shí)傳輸門導(dǎo)通，跨導(dǎo)的輸出電流Iin對(duì)NMOS電容充電；在t2時(shí)刻，CLKP變?yōu)榈碗娖剑瑐鬏旈T截止，NMOS電容保持t2時(shí)刻的電壓值，此時(shí)NMOS電容工作在反型區(qū)，電容值較大，Vout較小，電荷域采樣具有較高的線性度；在t3時(shí)刻，CLK2變?yōu)楦唠娖絍DD，此時(shí)NMOS電容變換到耗盡區(qū)，電容減小，所以Vout被放大。

以上分析結(jié)果論證了基于漏-源電平轉(zhuǎn)換的NMOS電容放大器的功能。

3 結(jié) 語(yǔ)

文中提出了一種基于漏-源電平轉(zhuǎn)換的NMOS電容放大器，將該放大器替代電荷域采樣電路中的采樣保持電容時(shí)，不但可以優(yōu)化電荷域采樣的線性度且能提高下一級(jí)電路輸入信號(hào)的信噪比。文中的研究工作對(duì)設(shè)計(jì)高靈敏度的電荷域采樣離散時(shí)域接收器具有重要意義。當(dāng)利用電荷域采樣設(shè)計(jì)接收器中的射頻前端電路時(shí)，通過(guò)優(yōu)化電荷域采樣的線性度可以減小射頻前端電路的噪聲系數(shù)，即提高了接收器的靈敏度；當(dāng)利用電荷域采樣設(shè)計(jì)接收器中的模擬基帶電路時(shí)，通過(guò)優(yōu)化電荷域采樣的線性度可以提高模數(shù)轉(zhuǎn)換器的無(wú)雜散動(dòng)態(tài)范圍，等效為提高了接收器的靈敏度。

本文從基于漏-源電平轉(zhuǎn)換的MOS電容放大器提高電荷域采樣線性度的可行性和該可行性的功能驗(yàn)證等兩個(gè)方面展開(kāi)研究，最后利用一種55 nm的CMOS工藝設(shè)計(jì)了該電荷域采樣的電路，并利用Spectre仿真分析了基于漏-源電平轉(zhuǎn)換的MOS電容放大器的功能。

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