馬意彭 葛飛翔

摘要 本文設(shè)計(jì)了一種基于3.3V0.18umCMOS工藝的鎖相環(huán)頻率綜合器電路，該電路的壓控振蕩器部分采用LC型壓控振蕩器，保證了高諧振頻率與低相位噪聲。鎖相環(huán)頻率綜合器輸出頻率在0.9GHz-9.2GHz之間，相位噪聲為-95dB，鎖定時(shí)間為6.1 μs，適用于時(shí)鐘頻率在1. 2GHz-9CHz之間的應(yīng)用場(chǎng)合。

【關(guān)鍵詞】鎖相環(huán)頻率綜合器電路 LC型壓控振蕩器 相位噪聲

在現(xiàn)代無(wú)線通信系統(tǒng)中，穩(wěn)定的本地震蕩源是影響通信效果的重要模塊。常見(jiàn)的穩(wěn)定震蕩源是晶體震蕩電路，然而晶體振蕩器除了可以使用數(shù)字電路分頻以外，其頻率幾乎無(wú)法改變。鎖相環(huán)（ Phase Locked Loop）的提出解決了上述問(wèn)題，并在電子設(shè)備中得到了廣泛的應(yīng)用。

隨著集成電路工藝的飛速發(fā)展，基于CMOS工藝的鎖相環(huán)頻率綜合器逐漸成為研究熱點(diǎn)。本文設(shè)計(jì)了一種基于0.18umCMOS工藝的鎖相環(huán)頻率綜合器電路，并完成了對(duì)該電路進(jìn)行了仿真分析。

1 電路設(shè)計(jì)

1.1 鎖相環(huán)頻率綜合器的基本結(jié)構(gòu)設(shè)計(jì)

鎖相環(huán)電路是一個(gè)相位同步的自動(dòng)控制電路，其基本組成模塊包括鑒相鑒頻器（ PhaseFrequencyDetector，PFD）、 電荷泵（ChargePump，CP）、環(huán)路濾波器（Loop Filter，LPF）、 壓控振蕩器（Voltage ConrrolledOscillator，VCO） 和分頻器（Divider，DIV）。其工作原理如下：首先PFD將參考信號(hào)REF與反饋信號(hào)FB的頻率和相位進(jìn)行比較，控制CP對(duì)LPF進(jìn)行充放電;LPF可將CP的電流信號(hào)轉(zhuǎn)換成電壓信號(hào)，并產(chǎn)生一個(gè)比較穩(wěn)定的直流電壓VC控制VCO的輸出頻率Fo;Fo經(jīng)過(guò)DIV后參數(shù)FB并輸入PFD完成循環(huán)過(guò)程。當(dāng)FB與REF的相位差不為0時(shí)，鎖相環(huán)由負(fù)反饋機(jī)制自動(dòng)調(diào)節(jié)，直至FB與REF的相位差為0，Ve保持恒定，vco的輸出頻率穩(wěn)定。

1.2 PFD、CP與LPF電路設(shè)計(jì)

鑒相鑒頻器通常由兩個(gè)D觸發(fā)器和一個(gè)與門(mén)構(gòu)成。兩觸發(fā)器的D端接高電平，CLK端分別接參考信號(hào)REF端和反饋信號(hào)FB端;兩個(gè)觸發(fā)器的輸出端UP與DOWN均與與門(mén)的輸入端相連，與門(mén)的輸出端同時(shí)接兩觸發(fā)器的RST端。UP端與DOWN端分別控制CP的充電開(kāi)關(guān)和放電開(kāi)關(guān)，兩開(kāi)關(guān)分別用PMOS管和NMOS管實(shí)現(xiàn)。充電開(kāi)關(guān)和放電開(kāi)關(guān)的開(kāi)合可對(duì)后級(jí)電容充電和放電。LPF使用二階低通濾波器，其作用是將電荷泵后級(jí)電容輸出電壓中的高頻成分濾除，使得輸入VCO的控制電壓VC更加平穩(wěn)。

1.3 VCO電路設(shè)計(jì)

VCO是整個(gè)鎖相環(huán)頻率綜合器的核心模塊，其工作頻率范圍直接決定了鎖相環(huán)頻率綜合器的工作頻率。常見(jiàn)的VCO分為環(huán)形VCO和LC型VCO兩大類(lèi)，其中，環(huán)形VCO多為三個(gè)以上延時(shí)單元級(jí)聯(lián)而成，優(yōu)點(diǎn)是占用面積較小、功耗較低，缺點(diǎn)是震蕩頻率較低、相位噪聲較大。LC型VCO主要由高0值電感和可變電容陣列組成，并利用MOS交叉耦合負(fù)阻管提供震蕩所需的能量，交叉耦合負(fù)阻管的結(jié)構(gòu)包括雙NMOS管、雙PMOS管和NMOS/PMOS互補(bǔ)管三種。本文采用NMOS/PMOS交叉耦合負(fù)阻電路。

1.4 分頻器電路設(shè)計(jì)

分頻器根據(jù)結(jié)構(gòu)類(lèi)型可分為模擬分頻器和數(shù)字分頻器，根據(jù)分頻比可分為整數(shù)分頻器和小數(shù)分頻器。本文使用固定分頻比為20的整數(shù)分頻器。該分頻器由6級(jí)D觸發(fā)器構(gòu)成。D觸發(fā)器的電路結(jié)構(gòu)使用文獻(xiàn)中的新型半靜態(tài)低功耗D觸發(fā)器電路，該電路具有功耗低、面積小、速度快等優(yōu)點(diǎn)。

2 電路仿真

由Cadence Virtuoso仿真本鎖相環(huán)頻率綜合器，仿真結(jié)果如下：

2.1 FPD與CP聯(lián)合仿真

t=0時(shí)，在PFD的REF端和FB端加兩個(gè)頻率不同的方波激勵(lì)源，在F4um時(shí)倒換兩激勵(lì)源，仿真結(jié)果如圖1所示。由圖1可以明顯地看出CP的充電與放電過(guò)程。

2.2 VCO仿真

使VCO的VC端電壓為0.2V，其輸出波形如圖2所示。由圖2可以看出，在Vc=0.2V時(shí)，vco輸出1GHz正弦波，且輸出的波形沒(méi)有明顯失真。

2.3 鎖相環(huán)頻率綜合器仿真

聯(lián)合仿真結(jié)果見(jiàn)表l。

由表1可以看出，鎖相環(huán)頻率綜合器的輸出頻率在0.9GHz-9.2GHz之間，帶寬較寬;相位噪聲為-95 dB，噪聲性能較好;鎖定時(shí)間為6.lμs，鎖定速度快。

3 結(jié)論

本文設(shè)計(jì)了一種基于0.18umCMOS工藝的鎖相環(huán)頻率綜合器電路，輸出頻率在0.9GHz-9.2GHz之間，相位噪聲為-95dB，鎖定時(shí)間為6.lμs，適用于時(shí)鐘頻率在1.2GHz-9GHz之間的應(yīng)用場(chǎng)合。

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