龔泉銘+姜秀杰+安軍社

摘 要： 為了實(shí)現(xiàn)一種適用于航天應(yīng)用的星載存儲(chǔ)方案，給出一個(gè)基于FPGA實(shí)現(xiàn)的星載簡(jiǎn)易復(fù)接存儲(chǔ)器設(shè)計(jì)。該存儲(chǔ)器可以完成航天應(yīng)用的大容量數(shù)據(jù)緩存工作。其中前端仲裁部分采用依據(jù)數(shù)據(jù)量大小而設(shè)置的不同優(yōu)先級(jí)，保證數(shù)據(jù)完整地完成復(fù)接任務(wù)。同時(shí)，提出一種自刷新和自動(dòng)刷新協(xié)同工作的刷新控制機(jī)制和新的地址指針?lè)峙浞绞?，使得大容量存?chǔ)系統(tǒng)的存儲(chǔ)數(shù)據(jù)無(wú)誤差、無(wú)丟失，讀寫(xiě)正常有序的數(shù)據(jù)。經(jīng)板級(jí)驗(yàn)證，該方案整體可以實(shí)現(xiàn)的最高存儲(chǔ)速率可達(dá)1 Gbit/s。

關(guān)鍵詞： 星載存儲(chǔ)器； SDRAM； 刷新機(jī)制； 航天應(yīng)用； FPGA實(shí)現(xiàn)； 大容量數(shù)據(jù)緩存

中圖分類(lèi)號(hào)： TN919.3?34； TP333 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2018）06?0065?05

Abstract： A spaceborne storage scheme suitable for aerospace application is achieved. Design of a simple spaceborne multiplexed memory based on FPGA realization is given. The memory can accomplish large?capacity data cache work in aerospace application. For the front?end arbitration part， different priorities which are set according to the size of data quantity are adopted to achieve the multiplex task with data integrity guaranteed. A refresh control mechanism with cooperative working of self?refresh and auto refresh and a new address pointer allocation mode are proposed to ensure that no storage data error or loss exists in the large?capacity storage system and data can be read or written properly and orderly. Board?level verification shows that the scheme as a whole can realize a maximum storage rate of 1 Gbit/s.

Keywords： spaceborne memory； SDRAM； refresh mechanism； aerospace application； FPGA realization； large?capacity data cache

0 引 言

在航天領(lǐng)域中，空間飛行器在運(yùn)行過(guò)程中會(huì)進(jìn)行各種科學(xué)數(shù)據(jù)的采集，并且將采集到的數(shù)據(jù)存放在空間飛行器的數(shù)據(jù)存儲(chǔ)設(shè)備中，并在適當(dāng)?shù)臅r(shí)候?qū)?shù)據(jù)下傳地面，以供科技工作者分析使用。在整個(gè)任務(wù)運(yùn)行過(guò)程當(dāng)中，數(shù)據(jù)存儲(chǔ)設(shè)備起到了重要的數(shù)據(jù)緩存作用。同樣的，星載圖像處理系統(tǒng)中，在數(shù)據(jù)的采集和顯示環(huán)節(jié)需要實(shí)現(xiàn)大量數(shù)據(jù)的快速訪(fǎng)問(wèn)，因而也需要大容量高速度的存儲(chǔ)設(shè)備進(jìn)行數(shù)據(jù)存儲(chǔ)。而SDRAM所具有的容量大、速度快、價(jià)格低的特點(diǎn)，以及較低的功耗[1]，使其在現(xiàn)今的星載存儲(chǔ)器中占有重要地位。

現(xiàn)有的SDRAM控制器實(shí)現(xiàn)相對(duì)較好的瞬時(shí)數(shù)據(jù)吞吐率，能夠滿(mǎn)足視頻數(shù)據(jù)的處理需求的控制器，例如文獻(xiàn)[2]所設(shè)計(jì)的視頻解碼器的高性能SDRAM 控制器。為了優(yōu)化刷新性能，部分控制器開(kāi)展了對(duì)SDRAM刷新機(jī)制的研究，例如文獻(xiàn)[3]中提出通過(guò)讀寫(xiě)進(jìn)程與刷新進(jìn)程的交替機(jī)制，使得用戶(hù)在進(jìn)行全頁(yè)突發(fā)寫(xiě)或者突發(fā)讀時(shí)不考慮SDRAM 刷新請(qǐng)求，在一定程度上優(yōu)化了對(duì)SDRAM的操作。

目前對(duì)刷新的優(yōu)化方法結(jié)合兩種刷新模式的特點(diǎn)，主要分為兩種：集中式刷新機(jī)制和分布式刷新機(jī)制。集中式刷新機(jī)制，即在64 ms內(nèi)一次性完成8 192次自動(dòng)刷新操作，一次性完成刷新后，在剩余的時(shí)間可全部用來(lái)完成SDRAM的數(shù)據(jù)吞吐工作。分布式刷新機(jī)制則是每7.8 ms進(jìn)行一次自動(dòng)刷新操作，通過(guò)自動(dòng)刷新將64 ms劃分為8 192個(gè)時(shí)間片段，SDRAM的數(shù)據(jù)吞吐全部在時(shí)間片段中完成[4]。但面對(duì)航天應(yīng)用的特殊環(huán)境缺乏有針對(duì)性的控制器設(shè)計(jì)方法。本文通過(guò)對(duì)自刷新和自動(dòng)刷新在不同場(chǎng)合的合理應(yīng)用，讀地址和寫(xiě)地址的合理劃分來(lái)進(jìn)一步提高控制器在多路數(shù)據(jù)復(fù)用情況下，實(shí)現(xiàn)一種數(shù)據(jù)高效、穩(wěn)定、低功耗傳輸?shù)腟DRAM星載存儲(chǔ)控制器。

1 總體結(jié)構(gòu)劃分

SDRAM存儲(chǔ)控制器主要模塊包括：輸入數(shù)據(jù)緩存模塊、仲裁模塊、狀態(tài)轉(zhuǎn)換控制模塊、地址指針控制模塊和主控制器五部分，如圖1所示。其中輸入數(shù)據(jù)緩存模塊和仲裁模塊，用于緩存多路輸入數(shù)據(jù)，并進(jìn)行輪詢(xún)仲裁后，輸出給后端模塊；狀態(tài)控制模塊用于產(chǎn)生各類(lèi)SDRAM控制命令；地址指針控制模塊對(duì)片選信號(hào)、Bank信號(hào)、行地址信號(hào)和列地址信號(hào)進(jìn)行管理，并配合讀/寫(xiě)命令輸出相應(yīng)地址。

主控制器完成對(duì)SDRAM的直接命令控制，工作時(shí)鐘為48 MHz，其中包含的初始化模塊，負(fù)責(zé)執(zhí)行SDRAM上電后的初始化；仲裁模塊用于對(duì)三組輸入數(shù)據(jù)的優(yōu)先級(jí)仲裁；狀態(tài)轉(zhuǎn)換控制模塊用于對(duì)SDRAM的寫(xiě)操作、讀操作、自刷新操作和自動(dòng)刷新操作的控制和轉(zhuǎn)換；地址指針控制模塊用于對(duì)SDRAM的片選、Bank、行地址和列地址的控制和寫(xiě)入。讀通道則根據(jù)系統(tǒng)運(yùn)行狀態(tài)，在無(wú)數(shù)據(jù)寫(xiě)入請(qǐng)求的情況下將數(shù)據(jù)讀出，進(jìn)行相應(yīng)轉(zhuǎn)換（如并串轉(zhuǎn)換），然后下傳數(shù)據(jù)。endprint

2 存儲(chǔ)器地址指針設(shè)計(jì)

對(duì)于512 M×8 bit SDRAM的芯片，其地址空間為512 MB，其中列地址為12位，行地址為13位，Bank為2位，片選[5?6]為2位。數(shù)據(jù)在由數(shù)據(jù)源輸入控制器前，已完成相應(yīng)格式源包大小為512 B的打包操作。依據(jù)這一特性，可以將地址空間分成兩大部分：一部分由28～10位組成數(shù)據(jù)包的地址，另一部分由9～0位組成數(shù)據(jù)包內(nèi)的數(shù)據(jù)地址，如圖2所示。

在對(duì)地址指針進(jìn)行控制時(shí)，將地址指針?lè)值絻蓚€(gè)模塊進(jìn)行控制：在處理控制模塊中，每收到一整包數(shù)據(jù)后數(shù)據(jù)包地址加1，指針信息以包計(jì)數(shù)的方式表示，即0x00000～0xFFFFF，方便與CPU模塊進(jìn)行地址信息交互，不涉及包內(nèi)數(shù)據(jù)地址信息；由于SDRAM寫(xiě)入或讀出包數(shù)據(jù)對(duì)數(shù)據(jù)包地址沒(méi)有影響，因此在SDRAM控制模塊只對(duì)包內(nèi)數(shù)據(jù)地址進(jìn)行處理，即結(jié)合突發(fā)讀/寫(xiě)操作，每次給SDRAM寫(xiě)入一個(gè)地址后，完成8×8 bit的數(shù)據(jù)讀/寫(xiě)。每完成一整包數(shù)據(jù)的讀/寫(xiě)，包內(nèi)數(shù)據(jù)地址完成一次循環(huán)。

地址指針的區(qū)分，可以將對(duì)數(shù)據(jù)的操作區(qū)分為整包操作和包內(nèi)數(shù)據(jù)的讀寫(xiě)操作兩部分，從而方便后面結(jié)合刷新機(jī)制的控制模式的優(yōu)化和實(shí)現(xiàn)。

3 存儲(chǔ)器協(xié)同刷新機(jī)制設(shè)計(jì)

3.1 刷新模式的工作特點(diǎn)

每一種動(dòng)態(tài)存儲(chǔ)器都需要在一定的時(shí)間間隔內(nèi)進(jìn)行刷新（Refresh）操作來(lái)保證存儲(chǔ)器內(nèi)數(shù)據(jù)的正確性，SDRAM 也不例外。刷新計(jì)數(shù)器決定了刷新的時(shí)間間隔，從而保證存儲(chǔ)器的每個(gè)單元都能進(jìn)行周期性刷新。SDRAM芯片本身提供了兩種類(lèi)型的刷新模式：自動(dòng)刷新（Auto Refresh）和自刷新（Self?Refresh）。在SDRAM控制器的設(shè)計(jì)中，一些通用為簡(jiǎn)化設(shè)計(jì)通常只會(huì)采用一種刷新方式，這樣可以盡量簡(jiǎn)化控制過(guò)程，使控制器的操作更為簡(jiǎn)單。目前一般常用電容式存儲(chǔ)體中電容的數(shù)據(jù)有效保存期上限是64 ms，即每一行刷新的循環(huán)周期是64 ms。這樣刷新周期就是每Bank中的行數(shù)量為64 ms，所以SDRAM芯片的行數(shù)量越多，需要刷新的周期就越短。

自動(dòng)刷新模式：由于刷新命令一次只對(duì)一行有效，發(fā)送間隔也是隨一個(gè)Bank中所具有的行數(shù)的變化而變化的。如若一個(gè)Bank中包含4 096行時(shí)，刷新周期為64 ms/4 096=15.625 μs。文本設(shè)計(jì)使用的SDRAM包含8 192行，因此其刷新間隔為[64 ms8 192]=7 812.5 ns。譬如，時(shí)鐘周期為120 MHz，周期為[1120×106=8.3 ns]，因此，[7 8128.3=941，]即每隔941個(gè)時(shí)鐘周期需要給一個(gè)刷新控制指令?？紤]到其他操作的時(shí)間，一般取值會(huì)小于941，從而滿(mǎn)足刷新周期的要求。

自刷新模式：主要用于休眠模式低功耗狀態(tài)下的數(shù)據(jù)保存，在發(fā)出自刷新命令時(shí)，將時(shí)鐘使能CKE置于無(wú)效狀態(tài)進(jìn)入自刷新模式，此時(shí)不再依靠系統(tǒng)時(shí)鐘工作， 而是根據(jù)內(nèi)部的時(shí)鐘進(jìn)行刷新操作[4]。由于無(wú)需系統(tǒng)時(shí)鐘控制，但有單獨(dú)的進(jìn)入自刷新和退出自刷新操作命令，未避免多次發(fā)送進(jìn)入/退出自刷新命令的繁瑣操作，需要每64 ms抽出一個(gè)時(shí)間段，來(lái)對(duì)8 192行數(shù)據(jù)進(jìn)行一次性的刷新操作。

考慮到自刷新和自動(dòng)刷新在使用過(guò)程都各自有其優(yōu)勢(shì)，單獨(dú)使用其中任何一種方式均不能充分發(fā)揮每種刷新模式的特點(diǎn)和優(yōu)勢(shì)，同時(shí)無(wú)法達(dá)到高可靠和低功耗的設(shè)計(jì)目的。下面，主要介紹一種刷新方式協(xié)同工作的存儲(chǔ)控制器。

3.2 刷新方式的計(jì)算方法

對(duì)于協(xié)同工作的刷新機(jī)制，需要很好地分配兩種刷新模式的工作時(shí)機(jī)和次數(shù)。為此需先了解SDRAM各種基本的操作方式：空操作（NOP）、行激活操作（ACTIVE）、突發(fā)寫(xiě)（BurstWrite）、突發(fā)讀（Burst Read）、自動(dòng)刷新（Auto Refresh）、自刷新（Self?Refresh）、預(yù)充電（Precharge）和模式寄存器配置（Mode Register Set）等[7]。所有的操作命令都通過(guò)信號(hào)線(xiàn)CS，RAS，CAS和WE共同控制。不同的操作都有相應(yīng)的時(shí)間要求，SDRAM時(shí)序特性表如表1所示。

除了了解以上操作方式外，還需了解數(shù)據(jù)源產(chǎn)生數(shù)據(jù)的特點(diǎn)，本設(shè)計(jì)中使用的數(shù)據(jù)源產(chǎn)生數(shù)據(jù)的方式如圖3所示。數(shù)據(jù)源1輸出1幀的科學(xué)數(shù)據(jù)的時(shí)間為0.29 s，其大小為131 120 B，通過(guò)打包模塊分成261個(gè)數(shù)據(jù)源包；數(shù)據(jù)源2與數(shù)據(jù)源3類(lèi)似，1幀科學(xué)數(shù)據(jù)的大小為5 086 276 B，傳輸時(shí)間為1.02 s，組合成數(shù)據(jù)源包數(shù)量為10 133包。數(shù)據(jù)流將數(shù)據(jù)源包勻速發(fā)送到緩存控制模塊的接收FIFO中。

由于SDRAM需要在64 ms內(nèi)完成8 192次的自動(dòng)刷新操作，為了方便分析，將整個(gè)傳輸過(guò)程以64 ms為時(shí)間片段，劃分為若干個(gè)時(shí)隙。為此，需計(jì)算每個(gè)時(shí)隙中三路數(shù)據(jù)源傳輸?shù)臄?shù)據(jù)包數(shù)量的和作為時(shí)隙傳輸?shù)淖畲髠鬏斄?。其?jì)算方式為：

[一幀數(shù)據(jù)傳輸時(shí)間該時(shí)間內(nèi)傳輸源包數(shù)量=64N] （1）

將三路數(shù)據(jù)源代入式（1），如下：

[290261=64N1] （2）

[1.0210 133=64N2] （3）

[1.0210 133=64N3] （4）

式中，[Ni]（i=1，2，3）為數(shù)據(jù)源i在64 ms內(nèi)到達(dá)的源包數(shù)量，計(jì)算結(jié)果如下：

[N1≈58，N2=N3≈649]

所以，每64 ms的時(shí)隙內(nèi)，接收了[N1+N2+N3≈1 356]個(gè)源包的數(shù)據(jù)。因此，每一個(gè)數(shù)據(jù)源包完成讀寫(xiě)操作后，需要完成的自動(dòng)刷新次數(shù)為[8 1921 356≈6]。即在每次讀/寫(xiě)操作后，自動(dòng)跳入6次自動(dòng)刷新?tīng)顟B(tài)，這樣能保證在達(dá)到最大傳輸速率時(shí)，SDRAM依然能完成64 ms內(nèi)8 192次的刷新操作，從而保證存儲(chǔ)單元上的數(shù)據(jù)不丟失。在無(wú)讀/寫(xiě)任務(wù)情況下，SDRAM會(huì)進(jìn)入自刷新?tīng)顟B(tài)，能很好補(bǔ)償由于讀/寫(xiě)次數(shù)減少而減少的自動(dòng)刷新次數(shù)，進(jìn)而保證64 ms足夠的刷新次數(shù)。存儲(chǔ)控制器的狀態(tài)轉(zhuǎn)化過(guò)程如圖4所示。對(duì)于一個(gè)使用協(xié)同刷新機(jī)制的SDRAM存儲(chǔ)控制器而言，當(dāng)系統(tǒng)時(shí)鐘為48 MHz，傳輸數(shù)據(jù)源包大小為512時(shí)， SDRAM完成一次數(shù)據(jù)包讀/寫(xiě)操作后，再進(jìn)行6次自動(dòng)刷新操作，即可在64 ms的規(guī)定時(shí)間內(nèi)完成足夠次數(shù)的自動(dòng)刷新操作，保證SDRAM在數(shù)據(jù)傳輸和存儲(chǔ)過(guò)程中數(shù)據(jù)不會(huì)出現(xiàn)異?；騺G失。endprint

4 驗(yàn)證與分析

4.1 刷新功能的能耗分析

在實(shí)際的航天任務(wù)中，端口數(shù)據(jù)量大小具有隨機(jī)性，SDRAM的讀/寫(xiě)操作會(huì)使SDRAM處于不同的工作狀態(tài)，而不同的工作狀態(tài)所消耗的能量不同，即不同工作狀態(tài)下的電流大小不同，如表2所示。

由第3.2節(jié)可知，當(dāng)存儲(chǔ)控制器工作在滿(mǎn)負(fù)荷狀態(tài)，即三路數(shù)據(jù)源均發(fā)送數(shù)據(jù)時(shí)，本文設(shè)計(jì)的控制器能很好地完成SDRAM芯片所需的刷新任務(wù)要求。當(dāng)控制器未處于滿(mǎn)負(fù)荷狀態(tài)時(shí)，相比一般控制器的待機(jī)模式，自刷新模式既完成了SDRAM刷新任務(wù)的要求，又能實(shí)現(xiàn)低功耗的運(yùn)行，從而實(shí)現(xiàn)高可靠存儲(chǔ)與低功耗的運(yùn)行的兼容。

4.2 軟件仿真驗(yàn)證

該設(shè)計(jì)的軟件功能仿真是利用硬件描述語(yǔ)言VHDL寫(xiě)出測(cè)試代碼，在Mentor公司的ModelSim軟件中進(jìn)行，通過(guò)檢查波形完成。仿真條件：時(shí)鐘為48 MHz，復(fù)位信號(hào)高有效并持續(xù)100 ns；寫(xiě)入512 B 的數(shù)據(jù)，采用突發(fā)長(zhǎng)度（Burst Length）為8，將數(shù)據(jù)通過(guò)連續(xù)64次突發(fā)操作寫(xiě)入SDRAM 中，然后再將寫(xiě)入的數(shù)據(jù)在突發(fā)長(zhǎng)度8的條件下讀出。經(jīng)過(guò)Modelsim功能仿真的波形如圖5所示。結(jié)果表明該設(shè)計(jì)能順利地完成讀寫(xiě)、刷新和預(yù)充電，行與行、塊與塊之間的交換平穩(wěn)迅速，無(wú)論是連續(xù)還是單個(gè)操作都非常順暢。一次整包的讀操作或?qū)懖僮鞫纪ㄟ^(guò)64次Burst完成，總共完成一整包512 B數(shù)據(jù)傳輸及相應(yīng)的自動(dòng)刷新和自刷新操作。

4.3 FPGA驗(yàn)證

該設(shè)計(jì)的硬件驗(yàn)證在Xilinx公司的Virtex?4系列的芯片中進(jìn)行，通過(guò)三個(gè)數(shù)據(jù)源輸入相應(yīng)數(shù)據(jù)流，對(duì)存儲(chǔ)控制器輸出的數(shù)據(jù)進(jìn)行解析，如圖6所示。并與數(shù)據(jù)源數(shù)據(jù)進(jìn)行比對(duì)，確認(rèn)輸出的數(shù)據(jù)與數(shù)據(jù)源數(shù)據(jù)完全吻合。

綜上，基礎(chǔ)邏輯單元資源占用率為3%，引腳資源占用率為17%，最大工作頻率為174.619 MHz，遠(yuǎn)遠(yuǎn)大于SDRAM芯片最大工作頻率133 MHz，實(shí)現(xiàn)了峰值傳輸速率1 Gbit/s，滿(mǎn)足設(shè)計(jì)要求并已成功在某航天型號(hào)任務(wù)中作為大容量數(shù)據(jù)緩存使用，經(jīng)過(guò)一系列環(huán)境模擬實(shí)驗(yàn)均工作正常，滿(mǎn)足航天相關(guān)應(yīng)用需求。

5 結(jié) 語(yǔ)

本文依據(jù)航天應(yīng)用的特點(diǎn)，結(jié)合現(xiàn)有存儲(chǔ)控制器的使用特點(diǎn)，提出一種地址指針合理分配和優(yōu)化的刷新方式，即自刷新和自動(dòng)刷新協(xié)同工作的刷新方式，提高了單位時(shí)間內(nèi)SDRAM的讀/寫(xiě)速率，通過(guò)將刷新操作碎片化到每一次讀寫(xiě)操作中，在保證數(shù)據(jù)正確傳輸?shù)幕A(chǔ)上又提高了傳輸?shù)倪B續(xù)性。通過(guò)前端輸入數(shù)據(jù)仲裁機(jī)制和后端兩種刷新協(xié)同工作的設(shè)計(jì)，滿(mǎn)足了航天應(yīng)用中對(duì)星載設(shè)備高效、穩(wěn)定和低功耗的綜合需求。同時(shí)結(jié)合了FPGA高效、并行等優(yōu)勢(shì)，使得該設(shè)計(jì)方案對(duì)SDRAM的實(shí)際使用中性能的改善和以后的復(fù)接存儲(chǔ)器的設(shè)計(jì)提供參考。

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