編者按：IEEE規(guī)定應在56Gbit/s和更快速率下所有單通道SERDES信道中首選使用四級脈沖放大調(diào)制（PAM4），而25Gbit/s NRZ依舊是專業(yè)400G SR16實施的一種替代方案。思博倫通信所撰《PAM4：高速以太網(wǎng)的SERDES全新調(diào)制標準》一文剖析了線路編碼與NRZ的局限，分析了PAM4帶來的設計挑戰(zhàn)及對測試的影響。PAM4不僅是50G以太網(wǎng)連接的基礎(chǔ)，構(gòu)成了更快速度匯聚通道的基礎(chǔ)。它還最有可能成為未來112Gbit/s串行器/解串器的線路編碼，也是正處于設計初期的單λ 100Gbit/s通道的基本組成。

1 引言

當200G和400G以太網(wǎng)的802.3bs標準1.0版草案于2015年發(fā)布時，多級調(diào)制技術(shù)被認為是一種很有潛力的高速替代方案，可以用于替代通常在10Gbit/s和25Gbit/s速率下使用廣泛且特性明確的非歸零碼（NRZ）調(diào)制技術(shù)。然而，就在它發(fā)布后不久，IEEE卻規(guī)定應在56Gbit/s和更快速率下所有單通道SERDES信道中首選使用四級脈沖放大調(diào)制（PAM4），而25Gbit/s NRZ依舊是專業(yè)400G SR16實施的一種替代方案。這些56Gbit/s通道可用于原生格式的50G以太網(wǎng)，以及通道匯聚條件下的100、200和400G以太網(wǎng)。PAM4將成為56Gbit/s串行器/解串器物理層的首選主流形態(tài)。開發(fā)商也很可能會嘗試研制基于PAM4的112Gbit/s單通道串行器/解串器，因為人們通常認為PAM8和PAM16等更高層的PAM調(diào)制很難以符合成本效益的方式成功實施。因此，在可以預見的未來，PAM4很可能仍將是物理層以太網(wǎng)測試的關(guān)鍵組成部分。

2 線路編碼與NRZ的局限

經(jīng)過20年的發(fā)展，以太網(wǎng)已經(jīng)從快速以太網(wǎng)（100Mbit/s）演化成為千兆以太網(wǎng)，再到最新的萬兆（10G）和10萬兆（100G）以太網(wǎng)。過去，人們關(guān)注的重點是塊編碼，即數(shù)據(jù)位在發(fā)送至PHY之前會被分為從MAC到PHY的不同塊中。線路編碼由串行器負責執(zhí)行并準備在物理介質(zhì)上傳輸，它所依賴的是一種簡單的雙層編碼方案，即非歸零（NRZ）。與使用直接Manchester編碼方式的10M以太網(wǎng)相比，所有100Mbit/s和更高的以太網(wǎng)速率都需要一個簡單的電壓變化來回歸編碼空間的邏輯電平，以便使信號能夠在介質(zhì)上傳輸。之所以選擇NRZ，就是因為它比歸零（RZ）和編碼NRZ（ENRZ）等替代方案的效率更高。在現(xiàn)有線路編碼的上下文環(huán)境中仍可選擇塊編碼，例如使用Manchester8B/10B作為串行器/解串器的輸入塊編碼可以保持精確的NRZ時鐘。然而，NRZ仍被認為是以太網(wǎng)PHY設計中理所應當?shù)氖走x線路編碼。為滿足NRZ的要求，思博倫推出了業(yè)界惟一的五速產(chǎn)品系列，可在同一測試模塊上支持100/50/40/25/10G以太網(wǎng)。由于具備了五速的靈活性和在多種以太網(wǎng)速率下支持NRZ的能力，這些測試模塊便成為非常受歡迎的選擇。

對于高達10Gbit/s的速度，以規(guī)定線速承載以太網(wǎng)數(shù)據(jù)包的單個信令通道，被認為是實施SERDES功能的最簡便的方法。然而，隨著40G以太網(wǎng)，尤其是100G以太網(wǎng)的到來，PHY設計者開始嘗試將多個SERDES通道進行匯聚，形成了一種最高效的設計收發(fā)器設計方法。例如，使用4×10G來實現(xiàn)40G以太網(wǎng)收發(fā)器，或10×10G/4×25G來實施100G以太網(wǎng)。事實上，40和100G以太網(wǎng)之間的匯聚不連續(xù)性催生了一種全新的物理重計時設備，即所謂的變速箱（Gearbox）。它具有獨特的能力，可以對40G和100G以太網(wǎng)PHY設備的要求進行重新映射。

當通道匯聚成為一種常規(guī)后，在超過28Gbit/s（25G以太網(wǎng)+開銷）的條件下將NRZ保留一種線路編碼選項的能力就變得更加難以實現(xiàn)。即使在使用基于NRZ的單通道56Gbit/s串行器/解串器時，要想為光互聯(lián)論壇的甚短距離（VSR）線路提供支持，設計師所遇到的電氣信令速率信道損失也高到足以讓人灰心喪氣。線路匯聚會使問題大幅增加。NRZ在過去曾被看作最適合較短的距離，而當線路板上的電路較長時，PAM4才是首選的方案。當NRZ被用在100G以太網(wǎng)設計中四路復用28Gbit/s串行器/解串器的線路編碼中時，串擾便會帶來很大的問題，因此需要用到某些使用25GNRZ通道的早期100G實施中的專有DSP解決方案。自400G以太網(wǎng)工作組于2012年啟動以來，線路編碼中的全新多級概念已經(jīng)成為一種顯而易見的必然選擇。

盡管PAM缺乏NRZ在主流混合信號設計方面的歷史，但在多種傳輸系統(tǒng)中，涉及PAM的研究已經(jīng)開展了數(shù)十年之久。事實上，NRZ是二級PAM，即PAM2的對等技術(shù)。當四級對每個單位間隔編碼兩個數(shù)據(jù)位時，收發(fā)器中的帶寬可以有效地加倍。同樣，視頻傳輸系統(tǒng)中的正交振幅調(diào)制（QAM）現(xiàn)已經(jīng)擴展出了巨大的類別，例如QAM-64和QAM-128，而以太網(wǎng)串行器/解串器的設計也嘗試過PAM8和PAM16。然而，PAM4可以在不大幅提高設計挑戰(zhàn)的情況下實現(xiàn)更快的信令速率。在某些速度下，它只有NRZ一半的 Nyquist頻率，即28GHz的一半——14GHz。因此，IEEE802.3bs將其定義為200G和400G以太網(wǎng)中所用56Gbit/s通道的首選線路編碼。在對下一代最快串行器/解串器（112Gbit/s）的初期研究中，人們發(fā)現(xiàn)PAM4也可以在該速度下使用，但此時也會遇到一些挑戰(zhàn)，因而需要采用一些先進的信號處理解決方案。

3 PAM4：出乎意料的復雜性

盡管PAM4在以太網(wǎng)SERDES設計中的歷史幾乎可以與NRZ平起平坐，但絕不應該因此而低估了這種編碼方式帶來的全新設計挑戰(zhàn)。在芯片和光引擎之間的極短距離（XSR）應用中，通過使用發(fā)送有限脈沖響應（FIR）過濾器，可以在光眼圖中實現(xiàn)可接受的眼開放高度。然而，當布線距離達到芯片到模塊的VSR距離時，PHY設計必須使用連續(xù)時線性均衡器（CTLE）來替代常用的決定反饋式均衡器（見圖1）。在多數(shù)設計中，還必須添加前向糾錯，從而使PHY線路的時延和復雜性均有所提高。為解決這些問題，通過提供前置、后置和FEC塊統(tǒng)計數(shù)據(jù)的方式，思博倫在其四速400/200/100/50G以太網(wǎng)測試模塊中采用了前向糾錯參數(shù)。

功率耗散的問題不容小覷。甚至假定存在16nm FinFETCMOS處理技術(shù)，業(yè)界進行過的模擬表明，接收器中帶FEC和CTLE的56Gbit/sPAM4串行器/解串器仍會耗散超過28Gbit/sNRZ設備兩倍的功率。

圖1 未經(jīng)均衡與經(jīng)過均衡的對比圖

有一個全新的IEEE研究組在2017年7月曾提議，可以將PAM4用于服務商傳輸。該研究組建立的目的是考慮10～100km布線距離的PHY問題。這些正在考慮的PHY將用作私營數(shù)據(jù)中心的互聯(lián)方式，但IEEE仍然與ITU和ATIS保持著密切的聯(lián)系，目的是在其標準與OTN傳輸速率之間建立對應的映射關(guān)系。因此，為城域遠距離私有以太網(wǎng)傳輸而開發(fā)的PHY可能成為未來城域遠距離運營商以太網(wǎng)的基礎(chǔ)。第一種此類PHY可以支持50Gbit/s和100Gbit/s的速度，但相關(guān)專家已經(jīng)開始討論將這些PHY擴展至全新802.3bs標準下的更高速率，例即200Gbit/s和400Gbit/s。對于超過40km的距離，IEEE可能會考慮新的連貫光線路編碼和均衡方法，但對于10～40km的距離，PAM4幾乎肯定會成為最受青睞的調(diào)制方式。10～56GPAM4的復雜性如圖2所示。

圖2 10～56GPAM4的復雜性

目前，OIF正在對112Gbit/s串行器/解串器的電氣接口進行初步討論。IEEE表示，在200/400G以太網(wǎng)標準之后，不會立即出臺800G或1.6T的后續(xù)標準。相反，該機構(gòu)的一個特別討論組，即802.3全新以太網(wǎng)應用或NEA特設小組，將考慮更快的PHY和串行器/解串器。NEA正在與OIF密切合作，后者正在為112G開發(fā)一系列的通用電氣接口（CEI）。上一代的OIFCEI標準已經(jīng)開始了從芯片到芯片或芯片到模塊的最小距離連接，但OIF中的一個特別小組正在開發(fā)一種距離更短的打包系統(tǒng)接口，目的是將邏輯和驅(qū)動芯片連接為一體。此類連接可替代2.5D打包，并用于復雜的ASIC或FPGA中。標準PMD的現(xiàn)狀如表1所示。

NEA現(xiàn)已得出結(jié)論，任何未來的112Gbit/s串行器/解串器都將是基于PAM4的，而不是更高階的PAM。如果使用PAM8或PAM16，則需要昂貴得多的FEC，從而產(chǎn)生較高的時延和規(guī)模較大的設計，根本無法集成到單個ASIC中。在一套系統(tǒng)中混合兩個級別的PAM則需要全新的轉(zhuǎn)換芯片，同時，要想混合除Reed-Solomon（544.514）之外的任何FEC，還必須在收發(fā)器設計中使用FEC終結(jié)。

然而，與此同時，設計基于PAM4的單通道112Gbit/s串行器/解串器遠要比許多OEM廠商預期困難得多。由于插入損失的緣故，芯片至模塊實施過程中可能需要使用更先進的線路板材料。在默認狀態(tài)下，基于56Gbit/sPAM4串行器/解串器通道匯聚的系統(tǒng)對于56Gbit/s PAM4串行器/解串器50、100、200和400G以太網(wǎng)端口而言可能是理想的物理基礎(chǔ)，同樣的情況也適用于基于16×50匯聚方案的800Gbit/s私有端口。

表1 標準PMD的現(xiàn)狀：25G～400GE

4 PAM4對測試的影響

在2017年年初，思博倫發(fā)布了市場中的第一種200G測試系統(tǒng)，所使用的正是基于4×50G以太網(wǎng)PAM4的技術(shù)。使用基于PAM4的通道匯聚也會對針對較遠距離以太網(wǎng)的損傷測試專用網(wǎng)絡仿真平臺產(chǎn)生影響，例如思博倫的Attero-100G。

從長遠來看，有關(guān)PAM4的知識，對思博倫為服務商提供的、任何工具中的PHY至MAC仿真都具有至關(guān)重要的意義。在未來的兩三年中，長度超過10km的專用鏈路可能僅限于DCI方面的用途，但隨著多項IEEE標準的出現(xiàn)，OTN和傳統(tǒng)以太網(wǎng)之間完整的七層OSI測試可能會是今天的運營商以太網(wǎng)合乎邏輯的后續(xù)選擇。

從早期的100M快速以太網(wǎng)至今，NRZ在這二十多年來一直都與以太網(wǎng)線路編碼技術(shù)保持著同步發(fā)展。今天，以太網(wǎng)芯片和系統(tǒng)行業(yè)正經(jīng)歷著邁向PAM4的根本變革。這種線路編碼技術(shù)不僅是50G以太網(wǎng)連接的基礎(chǔ)，構(gòu)成了更快速度匯聚通道的基礎(chǔ)。它還最有可能成為未來112Gbit/s串行器/解串器的線路編碼，也是正處于設計初期的單λ100Gbit/s通道的基本組成。