，民鋼，

(西北工業(yè)大學(xué) 航天學(xué)院，西安 710072)

0 引言

飛控計(jì)算機(jī)是飛行器的核心組件,負(fù)責(zé)飛行控制算法、工作時(shí)序的調(diào)度，控制飛行器完成正常飛行任務(wù),對(duì)飛行器性能有很大影響，所以對(duì)飛控計(jì)算機(jī)的測(cè)試就顯得尤其重要。目前各類飛行器的飛控計(jì)算機(jī)硬件測(cè)試與軟件測(cè)試是分開(kāi)進(jìn)行的，飛控計(jì)算機(jī)生產(chǎn)單位在完成硬件測(cè)試后，無(wú)法對(duì)飛控軟件性能進(jìn)行測(cè)試，需要到總裝廠與傳感器、執(zhí)行機(jī)構(gòu)、安保機(jī)構(gòu)、數(shù)據(jù)鏈等其他飛行器組件完成裝配，組成完整的飛行器后，才能對(duì)飛控軟件性能進(jìn)行系統(tǒng)的全時(shí)序測(cè)試[1]。如果發(fā)現(xiàn)飛控計(jì)算機(jī)存在故障，就必須從飛行器上拆下來(lái)返廠維修檢測(cè)，這樣不僅研制周期較長(zhǎng)，而且存在測(cè)試過(guò)程繁瑣、故障無(wú)法準(zhǔn)確定位等缺點(diǎn)。

本文設(shè)計(jì)的飛控計(jì)算機(jī)硬件及全時(shí)序綜合測(cè)試裝置，為飛控計(jì)算機(jī)的全時(shí)序測(cè)試提供了調(diào)試與驗(yàn)證的環(huán)境[2]，盡可能的模擬了飛控計(jì)算機(jī)真實(shí)的工作環(huán)境，能完成電氣性能、總線通訊、飛行器時(shí)序控制及安保裝置電氣性能測(cè)試。因此在本裝置的配合下，飛控計(jì)算機(jī)可以在沒(méi)有傳感器、執(zhí)行機(jī)構(gòu)、安保機(jī)構(gòu)、數(shù)據(jù)鏈等設(shè)備參與的前提下，在飛控計(jì)算機(jī)生產(chǎn)單位內(nèi)就能完成系統(tǒng)在正常工作狀態(tài)下的性能測(cè)試，使得硬件測(cè)試與全時(shí)序測(cè)試可以同步進(jìn)行，縮短研制周期，并更加全面地對(duì)飛行器飛控計(jì)算機(jī)的軟硬件性能進(jìn)行評(píng)估。

本裝置解決了飛控計(jì)算機(jī)在出廠前只能硬件測(cè)試而無(wú)法進(jìn)行全時(shí)序測(cè)試的問(wèn)題，方便了飛控軟件的版本管理，具有一定的工程意義。

1 系統(tǒng)主要功能和總體結(jié)構(gòu)設(shè)計(jì)

1.1 飛控計(jì)算機(jī)硬件及全時(shí)序綜合測(cè)試裝置的概念

飛控計(jì)算機(jī)硬件及全時(shí)序綜合測(cè)試裝置既不是飛行器的飛控計(jì)算機(jī)，也不是飛行器總體測(cè)試設(shè)備，它通過(guò)模擬除飛控計(jì)算機(jī)外包括傳感器、執(zhí)行機(jī)構(gòu)、數(shù)據(jù)鏈、安保機(jī)構(gòu)等在內(nèi)的飛行器飛控系統(tǒng)組件的時(shí)序邏輯和通訊協(xié)議，盡可能的模擬了飛控計(jì)算機(jī)的真實(shí)工作環(huán)境，配合飛行器總體測(cè)試設(shè)備，很方便的完成飛控計(jì)算機(jī)的全時(shí)序測(cè)試。典型飛行器控制艙測(cè)試系統(tǒng)框圖如圖1所示，采用本裝置后的飛控計(jì)算機(jī)測(cè)試系統(tǒng)框圖如圖2所示。

圖1 典型飛行器控制艙測(cè)試系統(tǒng)框圖

圖2 改進(jìn)后飛控計(jì)算機(jī)測(cè)試系統(tǒng)框圖

1.2 飛控計(jì)算機(jī)硬件及全時(shí)序綜合測(cè)試裝置功能要求

飛控計(jì)算機(jī)硬件及全時(shí)序綜合測(cè)試裝置要按照飛行器正常的工作時(shí)序，完成供電、通訊、控制、制導(dǎo)及安保機(jī)構(gòu)等工作狀態(tài)的控制，模擬傳感器、執(zhí)行機(jī)構(gòu)、數(shù)據(jù)鏈與飛控計(jì)算機(jī)的信息交換及時(shí)序控制，模擬傳感器、執(zhí)行機(jī)構(gòu)、數(shù)據(jù)鏈等組件的遙測(cè)信號(hào)輸出[3]。主要完成以下功能：

1)發(fā)送和接收ARINC429信息，模擬傳感器和數(shù)據(jù)鏈的工作時(shí)序，完成與飛控計(jì)算機(jī)的數(shù)據(jù)通訊，實(shí)現(xiàn)制導(dǎo)信息的傳輸；

2)模擬輸出LVDS信息, 模擬傳感器、執(zhí)行機(jī)構(gòu)、數(shù)據(jù)鏈的遙測(cè)信號(hào)輸出，完成與飛行器測(cè)試設(shè)備的數(shù)據(jù)通訊；

3)發(fā)送和接收RS-422信息，完成與執(zhí)行機(jī)構(gòu)的數(shù)據(jù)通訊，實(shí)現(xiàn)控制信息的傳輸；

4)通過(guò)接入負(fù)載來(lái)模擬安保機(jī)構(gòu)工作狀態(tài)；

5) 模擬形成飛行器的各種工作狀態(tài)信息；

1.3 飛控計(jì)算機(jī)硬件及全時(shí)序綜合測(cè)試裝置總體結(jié)構(gòu)設(shè)計(jì)

為滿足飛控計(jì)算機(jī)硬件及全時(shí)序綜合測(cè)試裝置對(duì)數(shù)據(jù)通訊、工作時(shí)序邏輯以及在各種工作狀態(tài)下對(duì)飛行器狀態(tài)的模擬，需構(gòu)建四大模塊，即信號(hào)處理模塊、信號(hào)接口模塊、電源模塊以及負(fù)載模擬模塊。系統(tǒng)總體結(jié)構(gòu)如圖3所示。

圖3 飛控計(jì)算機(jī)硬件及全時(shí)序綜合測(cè)試裝置總體結(jié)構(gòu)

信號(hào)處理模塊是本裝置的核心模塊，用來(lái)處理ARINC429信息，模擬傳感器、執(zhí)行機(jī)構(gòu)和數(shù)據(jù)鏈與飛控計(jì)算機(jī)通信功能，產(chǎn)生RS-422信息模擬執(zhí)行機(jī)構(gòu)輸出信息，并形成LVDS信息輸出到飛行器測(cè)試設(shè)備。電源模塊用于向信號(hào)處理模塊、信號(hào)接口模塊和負(fù)載模擬模塊提供工作所需電壓。信號(hào)接口模塊主要功能是完成信號(hào)調(diào)理、隔離，實(shí)現(xiàn)外部信號(hào)與FPGA可處理的電氣信號(hào)之間的轉(zhuǎn)換。負(fù)載模擬模塊利用功率負(fù)載模擬安保機(jī)構(gòu)等組件各種工作狀態(tài)所需的工作電流。各模塊信號(hào)傳遞關(guān)系如圖4所示。

圖4 各模塊信號(hào)傳遞關(guān)系

2 系統(tǒng)硬件設(shè)計(jì)

2.1 信號(hào)處理模塊硬件設(shè)計(jì)

信號(hào)處理模塊是飛控計(jì)算機(jī)硬件及全時(shí)序綜合測(cè)試裝置工作的核心模塊，主要由DSP、FPGA、RS-422協(xié)議接口、ARINC429協(xié)議接口、LVDS協(xié)議接口等組成，完成各種信息的傳輸和處理[4]。信號(hào)處理模塊組成框圖如圖5所示。

圖5 信號(hào)模擬模塊組成框圖

本文的設(shè)計(jì)采用DSP+FPGA的結(jié)構(gòu)作為信號(hào)處理模塊的核心單元，DSP采用TI公司的TMS320F28335[5]，F(xiàn)PGA采用XILINX公司的XC3S500E。DSP信號(hào)處理器作為數(shù)據(jù)和飛控計(jì)算機(jī)硬件及全時(shí)序綜合測(cè)試裝置的控制處理中心，使各個(gè)部件在它的控制指揮下協(xié)調(diào)有序的工作。FPGA作為DSP的一個(gè)外設(shè)使用,需要完成接收DSP的指令并將與DSP進(jìn)行數(shù)據(jù)傳輸、配置傳輸協(xié)議、配置數(shù)字輸入輸出端口等任務(wù)。工作時(shí)DSP通過(guò)數(shù)據(jù)、地址總線與FPGA通信，F(xiàn)GPA按照時(shí)序邏輯要求控制各接口完成數(shù)據(jù)的收發(fā)。這樣的設(shè)計(jì)模式能夠充分發(fā)揮FPGA的并行工作能力，節(jié)省DSP內(nèi)部資源，同時(shí)減少了DSP因控制外圍期間所消耗的時(shí)間，大大提高了系統(tǒng)的性能[6]。

ARINC429協(xié)議標(biāo)準(zhǔn)采用異步雙極性歸零碼進(jìn)行數(shù)據(jù)的編碼，并通過(guò)雙絞線傳輸。本次設(shè)計(jì)中采用DEI1016和BD429芯片，DEI1016芯片實(shí)現(xiàn)標(biāo)準(zhǔn)429格式的串行數(shù)據(jù)與并行數(shù)據(jù)間的轉(zhuǎn)化，BD429產(chǎn)生飛控計(jì)算機(jī)所需的差分電平信號(hào)。

LVDS即低電壓差分信號(hào)，由美國(guó)國(guó)家半導(dǎo)體公司提出的一種信號(hào)傳輸模式。本次設(shè)計(jì)采用LVDS差分驅(qū)動(dòng)芯片DS90LV047A將要發(fā)送的信號(hào)從TTL邏輯電平轉(zhuǎn)換到LVDS差分電平，輸出至遙測(cè)接口。

RS-422是一種單機(jī)發(fā)送、多機(jī)接收的單向、平衡傳輸規(guī)范，這種接口具有設(shè)計(jì)簡(jiǎn)單，靈活性大，傳輸距離遠(yuǎn)和抗干擾能力強(qiáng)等特點(diǎn)[7]。本次設(shè)計(jì)采用Max3490作為電平接口芯片，實(shí)現(xiàn)FPGA輸出的TTL電平到RS-422標(biāo)準(zhǔn)電平的轉(zhuǎn)換。

2.2 信號(hào)接口模塊硬件設(shè)計(jì)

FPGA不能直接處理來(lái)自飛行器測(cè)試設(shè)備的外部信號(hào)，必須先接入信號(hào)接口模塊，完成光電隔離和電氣信號(hào)的轉(zhuǎn)換。這樣使得信號(hào)處理模塊完全與外電路隔離，提高了數(shù)字式電路板的抗干擾能力。

在信號(hào)接口模塊中，根據(jù)輸入輸出特性的要求，選用兩種型號(hào)芯片完成電氣信號(hào)隔離。HCPL263L芯片對(duì)外部輸入信號(hào)進(jìn)行隔離，6N137芯片對(duì)來(lái)自FPGA的信號(hào)進(jìn)行隔離。信號(hào)接口模塊信號(hào)隔離原理如圖6所示。

圖6 信號(hào)隔離模塊原理圖

2.3 電源模塊和負(fù)載模擬模塊硬件設(shè)計(jì)

電源模塊通過(guò)不同的電源轉(zhuǎn)換芯片，將外部電源電壓轉(zhuǎn)換為信號(hào)處理模塊、信號(hào)接口模塊和負(fù)載模擬模塊所需的各種電壓，使各模塊正常工作。負(fù)載模擬模塊利用功率負(fù)載模擬安保機(jī)構(gòu)等組件各種工作狀態(tài)所需的工作電流，通過(guò)繼電器控制輸出高電平或低電平，通過(guò)負(fù)載電阻產(chǎn)生飛行器工作所需要的電流信號(hào)，具體結(jié)構(gòu)如圖7所示。

圖7 電源模塊與負(fù)載模擬模塊功能說(shuō)明

2.4 設(shè)計(jì)特點(diǎn)與難點(diǎn)

該測(cè)試裝置一個(gè)重要特點(diǎn)是進(jìn)行了完備的自檢設(shè)計(jì)。本裝置通過(guò)單刀雙擲開(kāi)關(guān)實(shí)現(xiàn)自檢和工作兩種狀態(tài)的切換，當(dāng)裝置處于自檢狀態(tài)時(shí)，會(huì)將RS-422、ARINC429以及LVDS等3種類型通訊鏈路的發(fā)送和接收通道形成閉合回路，軟件進(jìn)入自檢分支，對(duì)所有通訊鏈路、數(shù)字量和繼電器進(jìn)行監(jiān)控,實(shí)現(xiàn)對(duì)測(cè)試裝置的全面自檢測(cè)試。該測(cè)試裝置另一個(gè)特點(diǎn)是能通過(guò)預(yù)留的串口實(shí)現(xiàn)系統(tǒng)軟件的串行加載, 避免在頻繁的拆裝過(guò)程中引起接插件的松動(dòng)或其它組件不必要的損壞，簡(jiǎn)化了測(cè)試與維修流程。

在測(cè)試裝置研制過(guò)程中遇到的主要技術(shù)難點(diǎn)是與飛行器各組件通訊的實(shí)時(shí)性問(wèn)題以及由此引起的ARINC429讀寫沖突的問(wèn)題。經(jīng)過(guò)多次調(diào)試與不斷驗(yàn)證, 通過(guò)將FPGA時(shí)鐘信號(hào)進(jìn)行不同倍數(shù)的降頻處理,形成與飛行器各組件信息傳輸速率相適應(yīng)的同步時(shí)鐘信號(hào)，解決了與各組件實(shí)時(shí)通訊的問(wèn)題，并在ARINC429同步信號(hào)上升沿和下降沿分別進(jìn)行讀寫操作，解決了其讀寫沖突的問(wèn)題又不會(huì)對(duì)實(shí)時(shí)性產(chǎn)生影響。測(cè)試結(jié)果表明采用上述方法后，測(cè)試裝置的實(shí)時(shí)性滿足飛行器各組件實(shí)時(shí)通訊的要求。

3 系統(tǒng)軟件設(shè)計(jì)

系統(tǒng)軟件主要包括片上系統(tǒng)軟件和上位機(jī)軟件，片上軟件包括DSP軟件及FPGA軟件，上位機(jī)軟件用來(lái)對(duì)整個(gè)飛行器測(cè)試回路進(jìn)行數(shù)據(jù)通訊的控制、命令的發(fā)送、數(shù)據(jù)參數(shù)的分析以及圖像的繪制。

FPGA的軟件設(shè)計(jì)應(yīng)實(shí)現(xiàn)FPGA與DSP通信、ARINC429信息傳輸、LVDS信息傳輸、RS-422信息傳輸以及對(duì)數(shù)字輸入輸出口的控制。本文使用ISE Design Suit 14.7作為開(kāi)發(fā)工具，很方便的實(shí)現(xiàn)設(shè)計(jì)輸入、代碼編寫、庫(kù)管理、HDL綜合、仿真、實(shí)現(xiàn)和下載，完成FPGA開(kāi)發(fā)的全過(guò)程。編程語(yǔ)言使用VHDL硬件描述語(yǔ)言，主要用于描述系統(tǒng)的結(jié)構(gòu)，行為，功能和接口[8]。VHDL程序?qū)嶓w結(jié)構(gòu)如下所示。

entity test_device is

port(

clk:in std_logic;

dsp_data:inout std_logic_vector(15 downto 0):= "ZZZZZZZZZZZZZZZZ";

dsp_addr:in std_logic_vector(12 downto 0); --DSP地址線

dsp_we: in std_logic_vector(0 downto 0); --DSP寫信號(hào)線

dsp_re: in std_logic; --DSP讀信號(hào)線

dsp_clk: in std_logic; --DSP輸出的時(shí)鐘

lvds_tx: out std_logic; --LVDS發(fā)送線

lvds_rx: in std_logic; --LVDS接收線

L422_tx: out std_logic; -- 422發(fā)送線

L422_rx: in std_logic; --422接收線

data_fpga2429 : inout std_logic_vector(15 downto 0); --429數(shù)據(jù)總線

bus_429_dir: out std_logic;

bus_429_state: out std_logic;

);

end test_device;

DSP主要完成與FPGA的數(shù)據(jù)通信，根據(jù)控制信號(hào)和時(shí)序要求控制數(shù)據(jù)的收發(fā)，實(shí)現(xiàn)對(duì)整個(gè)系統(tǒng)的控制。本文使用TI公司的Code Composer Studio 6.0作為DSP開(kāi)發(fā)工具，采用C語(yǔ)言完成代碼編寫[9]。

吸收當(dāng)今先進(jìn)的嵌入式程序設(shè)計(jì)思想，在硬件配置、軟件設(shè)計(jì)上與物理系統(tǒng)保持一致性，并實(shí)現(xiàn)系統(tǒng)的應(yīng)用平臺(tái)功能。將飛行器飛控計(jì)算機(jī)測(cè)試系統(tǒng)的各分系統(tǒng)按模塊化細(xì)分，提高模型組合的靈活性，軟件設(shè)計(jì)與此相適應(yīng)，用戶可以更加積極、主動(dòng) 地介入仿真過(guò)程，控制和管理運(yùn)行策略，充分發(fā)揮計(jì)算機(jī)的高速度、大容量?jī)?yōu)勢(shì)和用戶的分析、判斷能力。

遵循軟件系統(tǒng)的設(shè)計(jì)思想，設(shè)計(jì)目標(biāo)、任務(wù)要求和對(duì)象特點(diǎn)，設(shè)計(jì)方法采用以下所述的技術(shù)途徑和措施實(shí)現(xiàn)。

1)模塊化

將系統(tǒng)劃分為眾多子模塊的集成，各子模塊把數(shù)學(xué)模型、仿真運(yùn)算、I/O管理，響應(yīng)封裝在自身內(nèi)部。

2)結(jié)構(gòu)化

采用層次結(jié)構(gòu)化設(shè)計(jì)，分為管理層、基礎(chǔ)層和功能層，每個(gè)層次由若干子模塊構(gòu)成，并支撐下一層次?；A(chǔ)層提供通用的數(shù)學(xué)庫(kù)、數(shù)據(jù)庫(kù)、工具庫(kù)和算法庫(kù)，文件 I/O。功能層由各個(gè)計(jì)算模塊構(gòu)成，由相應(yīng)的數(shù)據(jù)結(jié)構(gòu)和消息回調(diào)函數(shù)支持，完成數(shù)學(xué)模型的計(jì)算。結(jié)構(gòu)化層次關(guān)系參見(jiàn)圖8。

圖8 結(jié)構(gòu)化層次關(guān)系圖

4 測(cè)試結(jié)果分析

完成系統(tǒng)的軟硬件設(shè)計(jì)后，為檢驗(yàn)所設(shè)計(jì)裝置的功能，對(duì)LVDS、ARINC429以及RS-422三種數(shù)據(jù)鏈路的信號(hào)分別進(jìn)行測(cè)量，實(shí)際波形如圖9所示。

圖9 LVDS、ARINC429與RS-422波形圖

測(cè)量結(jié)果表明，實(shí)際數(shù)據(jù)波形符合信號(hào)傳輸協(xié)議的要求，運(yùn)行穩(wěn)定可靠，硬件鏈路通訊正常，滿足提出的功能需求。

由于LVDS、ARINC429及RS-422數(shù)據(jù)鏈路實(shí)現(xiàn)了對(duì)傳感器、執(zhí)行機(jī)構(gòu)、安保機(jī)構(gòu)、數(shù)據(jù)鏈等飛行器組件的模擬，從而構(gòu)建出整體測(cè)試環(huán)境，故在常溫條件下采用本裝置對(duì)十臺(tái)飛控計(jì)算機(jī)進(jìn)行了全時(shí)序測(cè)試。

為進(jìn)一步驗(yàn)證本裝置全時(shí)序測(cè)試功能，將十臺(tái)飛控計(jì)算機(jī)分別置于振動(dòng)條件、高溫條件及低溫條件下，采用本裝置對(duì)其進(jìn)行多次測(cè)試。

測(cè)試結(jié)果表明該裝置在功能、性能、實(shí)時(shí)性等方面滿足測(cè)試要求，各信號(hào)接口數(shù)據(jù)傳輸準(zhǔn)確無(wú)誤，驗(yàn)證了本文設(shè)計(jì)方案的有效性，并在實(shí)際科研生產(chǎn)中取得了較好的應(yīng)用效果。

5 結(jié)束語(yǔ)

本文設(shè)計(jì)了基于DSP和FPGA的飛控計(jì)算機(jī)硬件及全時(shí)序綜合測(cè)試裝置，充分利用了DSP的高處理速度、外設(shè)資源、可擴(kuò)展的片外存儲(chǔ)空間以及FPGA高速靈活的硬件配置結(jié)構(gòu)[10]，軟件設(shè)計(jì)采用模塊化的編程思想，系統(tǒng)的實(shí)時(shí)性滿足飛控計(jì)算機(jī)的測(cè)試要求，而且可靠性強(qiáng),通用性好，價(jià)格便宜，方便攜帶，適用于各種飛控計(jì)算機(jī)信號(hào)的處理和檢測(cè)，實(shí)現(xiàn)了出廠前飛控計(jì)算機(jī)硬件與全時(shí)序綜合測(cè)試，并且本論文提出的方法可以應(yīng)用于各類飛控計(jì)算機(jī)的測(cè)試。

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