郭寶英

摘要：隨著拉舍爾壓電式賈卡經(jīng)編機(jī)往多梳節(jié)，大花型，多針床等方向的不斷發(fā)展，以CAN總線為代表的傳統(tǒng)工業(yè)現(xiàn)場(chǎng)總線滿足不了經(jīng)編機(jī)實(shí)時(shí)花型數(shù)據(jù)傳輸要求，有鑒于此，該文設(shè)計(jì)了一種基于FPGA的GTP光纖數(shù)據(jù)傳輸?shù)膲弘娰Z卡梳控制系統(tǒng)。該控制系統(tǒng)收發(fā)雙端主控芯片采用Xilinx Virtex-5系列的XC5VLX50T18的高速GTP接口實(shí)現(xiàn)了高速數(shù)據(jù)傳輸，在經(jīng)編機(jī)運(yùn)轉(zhuǎn)時(shí)，根據(jù)主軸觸發(fā)信號(hào)，將相應(yīng)位置的花型信息利用光纖收發(fā)模塊輸送至壓電賈卡梳驅(qū)動(dòng)器。實(shí)驗(yàn)表明，該FPGA賈卡控制器傳輸速率可工作在觸發(fā)頻率6K的速率上并使當(dāng)前RD6機(jī)型的轉(zhuǎn)速由850rpm提高到3000rpm左右。因此該控制系統(tǒng)具有良好的應(yīng)用前景。

關(guān)鍵詞：壓電賈卡梳驅(qū)動(dòng)器；光纖通信； FPGA的GTP接口

中圖分類號(hào)：TP212 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1009-3044（2018）10-0012-04

Abstract： With the development of Raschel piezoelectric Jacquard warp knitting machine toward to multi-section， large flower pattern， multi-needle bed and other directions， The CAN bus as the representative of the traditional industrial field bus can not meet the warp knitting machine real-time pattern data transmission requirements， In this paper， we design a piezoelectric jacquard control system based on FPGA GTP fiber data transmission in which Xilinx Virtex-5 Series XC5VLX50T18 GTP was adopted as dual-ended master chip to achieve a high transmission speed， When warp knitting machine start working， the spindle signal will trigger the corresponding position pattern data to be delivered using optical fiber transceiver module to the piezoelectric jacquard driver. The Experiments show that the FPGA Jacquard controller can work under the 6K trigger frequency and make RD6 model speed increased from 850rpm to 3000rpm. Therefore， the control system has good application prospects.

Key words： Piezoelectric jacar comb drive； Optical Fiber Communication； FPGA GTP interface

目前隨著經(jīng)編機(jī)新材料和新機(jī)械零件設(shè)計(jì)應(yīng)用，使得賈卡經(jīng)編機(jī)向高速度、細(xì)機(jī)號(hào)的方向發(fā)展[1]，為了適應(yīng)主軸速度與電子橫移速度的提高，賈卡控制數(shù)據(jù)的實(shí)時(shí)傳輸速率必須與機(jī)械主軸速度配合相應(yīng)提高，以卡爾邁耶公司最新推出的特里科HKS2-3系列雙針床拉舍爾經(jīng)編機(jī)為例，其電子橫移電機(jī)3000r/min，A，B針床具有120把賈卡梳，共3840導(dǎo)紗針，電子橫移每運(yùn)轉(zhuǎn)周期4個(gè)賈卡送數(shù)觸發(fā)狀態(tài)計(jì)算的話，平均每5毫秒賈卡必須送出480字節(jié)工藝數(shù)據(jù)，以目前賈卡控制器的單片機(jī)和RS485總線速度（最高波特率115200）無(wú)法達(dá)到要求，另外隨著工藝編輯軟件發(fā)展，工藝花型數(shù)據(jù)文件的容量有時(shí)會(huì)達(dá)到幾十兆字節(jié)的話，若按照CAN 總線1Mb/S的速度也需要上傳幾分鐘，有鑒于目前整機(jī)速度的匹配，本文采用Xilinx Virtex-5系列帶有GTP模塊的FPGA（Field-Programmable Gate Array）取代目前賈卡控制器的AVR ATmega128[2]或C8051F系列等主流單片機(jī)。并在verilog語(yǔ)言編程實(shí)現(xiàn)了串口命令接收解析，文件讀取及光纖傳輸，主軸電平跳變檢測(cè)等功能。

1 硬件設(shè)計(jì)

1.1 系統(tǒng)總體結(jié)構(gòu)

圖1所示為系統(tǒng)總體結(jié)構(gòu)框。

本系統(tǒng)以有限狀態(tài)機(jī)的形式與上位機(jī)串口和經(jīng)編機(jī)主軸觸發(fā)信號(hào)進(jìn)行交互，系統(tǒng)最初初始化為待命狀態(tài)，在接收到上位機(jī)“啟動(dòng)”串口命令后則進(jìn)入賈卡啟動(dòng)狀態(tài)，因?yàn)殡p針床賈卡機(jī)每個(gè)橫列有4個(gè)主軸觸發(fā)信號(hào)控制賈卡針擺動(dòng)，這4個(gè)觸發(fā)信號(hào)分別由相距90度的4個(gè)行程開關(guān)觸發(fā)并經(jīng)過(guò)光耦輸入到FPGA的兩個(gè)引腳，所以系統(tǒng)進(jìn)入賈卡啟動(dòng)狀態(tài)后，通過(guò)檢測(cè)兩個(gè)引腳的電平跳變來(lái)區(qū)分主軸觸發(fā)狀態(tài)序號(hào)并在FPGA的RAM區(qū)讀取相應(yīng)的賈卡花型數(shù)據(jù)，并送到自帶的GTP收發(fā)器，經(jīng)過(guò)安捷倫多模光纖收發(fā)模塊后轉(zhuǎn)換為光信號(hào)通過(guò)高速的光纖通信線路傳送到接收端的安捷倫多模光纖收發(fā)模塊完成光電轉(zhuǎn)換，此橫列的花型信息經(jīng)過(guò)接收端FPGA的GTP接口接收后則通過(guò)中斷觸發(fā)機(jī)制調(diào)用接收端FPGA的移位寄存器將數(shù)據(jù)串行高速移出給賈卡驅(qū)動(dòng)電路，由賈卡驅(qū)動(dòng)電路驅(qū)動(dòng)賈卡針按照移出數(shù)據(jù)進(jìn)行擺動(dòng)。從而完成工藝花型數(shù)據(jù)的傳送。

1.2 硬件各部分設(shè)計(jì)

1.2.1 FPGA控制模塊

本經(jīng)編機(jī)賈卡控制系統(tǒng)采用美國(guó)Xilinx公司的XC5VLX50T18[3] FPGA作為主控芯片進(jìn)行設(shè)計(jì)，主控芯片主要工作是對(duì)整個(gè)電路的控制以及提供高速GTP接口實(shí)現(xiàn)了數(shù)據(jù)幀傳輸協(xié)議完成 工藝花型數(shù)據(jù)和控制指令至高速串行數(shù)據(jù)的轉(zhuǎn)換，然后經(jīng)多模光纖實(shí)現(xiàn)至賈卡驅(qū)動(dòng)電路的傳輸。XC5VLX50T包含3600片ARRAY（行*列）、7200個(gè)Slices、48個(gè)DSP48E切片和480KB分布式RAM以及2160KB的塊RAM，足以存放大型的花型文件，另外，XC5VLX50T總共有12通道RocketIO GTP收發(fā)器，運(yùn)行速率可達(dá)3.75Gb/s。本設(shè)計(jì)中發(fā)送端GTP 收發(fā)器主要將工藝花型數(shù)據(jù)或者控制指令轉(zhuǎn)換為高速串行數(shù)據(jù)，輸出到光纖收發(fā)模塊。接收端GTP 收發(fā)器則將接收到數(shù)據(jù)串行高速移出給賈卡驅(qū)動(dòng)電路。以此滿足技術(shù)指標(biāo)中的賈卡驅(qū)動(dòng)傳輸速率的要求。

1.2.2 光收發(fā)模塊

光收發(fā)模塊選用安捷倫多模光纖收發(fā)模塊HFBR-5710LP，傳輸距離550m，工作波長(zhǎng)為850nm。工作電壓3.3v，可以與FPGA的GTP模塊的CML驅(qū)動(dòng)器直接對(duì)接。傳輸速率1.25Gbps，滿足當(dāng)前設(shè)計(jì)要求。

1.2.3 串口通信模塊

雖然系統(tǒng)的數(shù)據(jù)傳輸是由高速光纖完成，但是系統(tǒng)的工作狀態(tài)之間的切換以及花型數(shù)據(jù)接收仍然由上位機(jī)的發(fā)過(guò)來(lái)命令控制，所以本系統(tǒng)在FPGA硬件底層實(shí)現(xiàn)了一個(gè)串口接收發(fā)送模塊[4]以完成與上位機(jī)的交互。該模塊具體由電平檢測(cè)模塊，波特率定時(shí)功能模塊，接收控制模塊組成。各模塊通過(guò)信號(hào)線脈沖觸發(fā)完成依次輪流工作的異步時(shí)序，詳細(xì)如圖2：

其中電平檢測(cè)模塊用以檢測(cè)串口線起始位電平下降沿，然后產(chǎn)生一個(gè)高脈沖經(jīng) H2L_Sig 給接收控制模塊以表示接收工作開始，并拉高RX_En_Sig使接收模塊工作，接收控制模塊拉高 Count_Sig，使波特率定時(shí)模塊經(jīng) BPS_CLK 對(duì) 接收控制模塊產(chǎn)生定時(shí)，接收模塊根據(jù)定時(shí)半個(gè)波特位的延遲時(shí)刻采集來(lái)自RX_Pin_In的數(shù)據(jù)，當(dāng)完成一幀數(shù)據(jù)接收的時(shí)候，就會(huì)產(chǎn)生一個(gè)高脈沖給 RX_Done_Sig以告知頂層狀態(tài)機(jī)進(jìn)行數(shù)據(jù)幀解析。

1.2.4 賈卡驅(qū)動(dòng)電路

賈卡驅(qū)動(dòng)電路[2]如圖3所示：根據(jù)賈卡導(dǎo)紗針的工作原理 ， 驅(qū)動(dòng)電路要根據(jù)工藝數(shù)據(jù)給壓電陶瓷加正或負(fù)70 直流電壓 賈卡針完成不同方向擺動(dòng)。具體驅(qū)動(dòng)流程為賈卡擺動(dòng)控制信號(hào)從移位寄存器74HC595的同步數(shù)據(jù)輸出端同步并行移出到DIN引腳 ，之后分成兩路信號(hào)，一路輸入到由QA1 和 QA 3 組成的正電源開關(guān)電路 ，另外一路經(jīng)過(guò) 74HC541 緩沖輸入到由QA2 和QA4 組成的負(fù)電源開關(guān)電路，這兩組開關(guān)電路由 DIN 統(tǒng)一控制。當(dāng) DIN 為高電平時(shí)，QA1 和 QA 3導(dǎo)通，QA2 和QA4截止，正70V電壓輸出驅(qū)動(dòng)電路輸出端（VOUT） ； 當(dāng) DIN 為低是QA1 和 QA 3截止，QA2 和QA4導(dǎo)通，負(fù)70V電壓輸出到驅(qū)動(dòng)電路輸出端（VOUT） 。由于賈卡驅(qū)動(dòng)電路驅(qū)動(dòng)電壓70V 及驅(qū)動(dòng)電流（幾十毫安左右） ， 本驅(qū)動(dòng)電路選擇MJ11016（NPN）和 MJ11015（PNP）型三極管（耐壓140V、額定功率250W），經(jīng)驗(yàn)算，各三極管在此電路中能滿足最大驅(qū)動(dòng)電壓的要求。

1.3軟件部分設(shè)計(jì)

本系統(tǒng)用有限狀態(tài)機(jī)的方式實(shí)現(xiàn)對(duì)與上位機(jī)人機(jī)交互，花型文件接收，保存，讀取，發(fā)送與傳輸?shù)裙δ埽赩erilog HDL的編程下，通過(guò)串口總線接收上位機(jī)發(fā)送的數(shù)據(jù)，并按順序存儲(chǔ)在FPGA的RAM區(qū)。在啟動(dòng)工作狀態(tài)下，主軸觸發(fā)信號(hào)經(jīng)主軸編碼器送給PLC，再經(jīng)PLC轉(zhuǎn)為高低電平信號(hào)經(jīng)光耦轉(zhuǎn)換為TTL電平輸?shù)紽PGA進(jìn)行判斷，F(xiàn)PGA在TTL電平信號(hào)控制下，按次序從RAM區(qū)讀取相應(yīng)主軸信號(hào)橫列的花型數(shù)據(jù)，經(jīng)自帶的GTP收發(fā)器轉(zhuǎn)換成高速串行數(shù)據(jù)的，送給光纖接收模塊，完成電光轉(zhuǎn)換，而光接收端對(duì)數(shù)據(jù)的處理過(guò)程與發(fā)送端大致相反，接收到固定字節(jié)數(shù)的數(shù)據(jù)后啟動(dòng)串行移位寄存器將數(shù)據(jù)移出，并在數(shù)據(jù)移位結(jié)束后拉高所有74HC595的鎖存輸出使能，同步輸出控制信號(hào)給賈卡驅(qū)動(dòng)電路。

1.3.1 串口通信命令解析狀態(tài)機(jī)的設(shè)計(jì)

串口通信任務(wù)是接收上位機(jī)發(fā)送的數(shù)據(jù)和命令并進(jìn)行解析完成相應(yīng)功能。本模塊在前面所述得串口收發(fā)模塊基礎(chǔ)上利用狀態(tài)機(jī)來(lái)實(shí)現(xiàn)命令解析，其核心在于區(qū)分所接收數(shù)據(jù)是工藝數(shù)據(jù)還是控制指令。狀態(tài)機(jī)的設(shè)計(jì)包括以下狀態(tài)：檢測(cè)幀頭、數(shù)據(jù)接收并檢測(cè)幀尾、解析命令三個(gè)主狀態(tài)。在解析命令狀態(tài)中又根據(jù)不同命令進(jìn)入不同分支狀態(tài)，整個(gè)命令解析狀態(tài)圖如圖4所示。

上電后狀態(tài)機(jī)處于幀頭檢測(cè)狀態(tài)，如果檢測(cè)到幀頭，則進(jìn)入接收數(shù)據(jù)與保存數(shù)據(jù)狀態(tài)并自動(dòng)切換至檢測(cè)幀尾狀態(tài)，否則，狀態(tài)機(jī)仍然處于檢測(cè)幀頭。在接收數(shù)據(jù)并統(tǒng)計(jì)字節(jié)數(shù)后如果檢測(cè)到幀尾，則進(jìn)入解析字節(jié)數(shù)N狀態(tài)，如果N超過(guò)一個(gè)字節(jié)數(shù)，說(shuō)明此幀為工藝數(shù)據(jù)，則要將接收到數(shù)據(jù)存儲(chǔ)在FPGA的RAM區(qū)。如果只有一個(gè)字節(jié)數(shù)，說(shuō)明此幀為控制指令幀，將解析控制指令，識(shí)別出相應(yīng)的控制命令后則修改賈卡控制狀態(tài)機(jī)的值。最后回到檢測(cè)幀頭狀態(tài)，等待下一次命令，如此循環(huán)。

因此根據(jù)上述分析，可在verilog定義如下狀態(tài)機(jī)接口：

module command_analysis_fsm（clk，rst_n，a，z）；

input clk； input rst_n； input a； output reg z；

reg [5：0] current_state； reg [5：0] next_state；

parameter S0 = 6'b00_0001；

…………

parameter S2 = 6'b00_0100；

其中clk為上述串口接收控制模塊生成的RX_Done_Sig信號(hào)，rst_n為復(fù)位信號(hào)，a為串口所收到的當(dāng)前字節(jié)數(shù)據(jù)，current_state為當(dāng)前狀態(tài)，next_state為下一狀態(tài)，S0～S2為上述3個(gè)主狀態(tài)值。

這樣當(dāng)采用三段式狀態(tài)機(jī)模板編程時(shí)，則第二個(gè)描述狀態(tài)轉(zhuǎn)移條件判斷組合邏輯進(jìn)程編程如下：

always@（*）

begin

case（current_state）

S0： next_state = （a==2）？S1：S0；

S1： next_state = （a==3）？S2：S1；

S2： next_state = S0；

default： next_state = S0；

endcase

end

其中S0為檢測(cè)幀頭狀態(tài)，S1為接收并檢測(cè)幀尾狀態(tài)，S2為命令解析狀態(tài)，這樣S2狀態(tài)完成動(dòng)作輸出后在下一個(gè)時(shí)鐘（串口收到下一個(gè)字節(jié)時(shí)）無(wú)條件轉(zhuǎn)移到S0狀態(tài)重新進(jìn)行幀頭檢測(cè)。上述中a的取值代表幀頭02H，幀尾為03H，這樣當(dāng)數(shù)據(jù)幀中間出現(xiàn)02H，或者03H的則必須按照轉(zhuǎn)義符進(jìn)行轉(zhuǎn)義處理，分別轉(zhuǎn)為1BH，E7H以及1BH，E8H，而轉(zhuǎn)義符1BH本身則必須轉(zhuǎn)為1BH，00H，這樣處理后數(shù)據(jù)體中就不會(huì)出現(xiàn)幀頭02H和幀尾03H，有利于數(shù)據(jù)幀的判斷。

在接收端的verilog 數(shù)據(jù)解析中可以采用if語(yǔ)句判斷數(shù)據(jù)體中是否出現(xiàn)轉(zhuǎn)義字符1BH，并根據(jù)其后的值恢復(fù)轉(zhuǎn)義前的數(shù)值，這樣就完成數(shù)據(jù)體的復(fù)原。

1.3.2 賈卡控制狀態(tài)機(jī)的設(shè)計(jì)

上述部分解決串口數(shù)據(jù)接收以及串口命令解析的問題，本部分主要解決命令解析后，賈卡啟動(dòng)、停止以及橫列數(shù)據(jù)發(fā)送等各狀態(tài)轉(zhuǎn)換和時(shí)序協(xié)調(diào)以及同步的問題，具體狀態(tài)轉(zhuǎn)換關(guān)系如圖5所示。

賈卡控制狀態(tài)機(jī)的設(shè)計(jì)包括6個(gè)狀態(tài)：賈卡待命狀態(tài)、啟動(dòng)賈卡狀態(tài)、發(fā)送橫列第一部分?jǐn)?shù)據(jù)狀態(tài)、發(fā)送橫列第二部分?jǐn)?shù)據(jù)狀態(tài)、發(fā)送橫列第三部分?jǐn)?shù)據(jù)狀態(tài)、發(fā)送橫列第四部分?jǐn)?shù)據(jù)狀態(tài)。默認(rèn)情況下，狀態(tài)機(jī)處于賈卡待命狀態(tài)。如果有接收到串口命令啟動(dòng)的信號(hào)，則進(jìn)入到啟動(dòng)賈卡狀態(tài)。否則，狀態(tài)機(jī)一直處于待命狀態(tài)。在進(jìn)入賈卡啟動(dòng)狀態(tài)之后，任何主軸行程開關(guān)位置的跳變均會(huì)觸發(fā)橫列發(fā)送四個(gè)步驟狀態(tài)的轉(zhuǎn)移。這里需要說(shuō)明的是，如果狀態(tài)機(jī)處于發(fā)送橫列第一部分?jǐn)?shù)據(jù)狀態(tài)，則只能等待接收到主軸轉(zhuǎn)到“01”行程開關(guān)信號(hào)，即如果接收到主軸轉(zhuǎn)到除“01”以外的行程開關(guān)信號(hào)，則丟棄，繼續(xù)等待直到接收到主軸轉(zhuǎn)到“01”行程開關(guān)信號(hào)，才進(jìn)入下個(gè)狀態(tài)。其他發(fā)送橫列部分?jǐn)?shù)據(jù)狀態(tài)也類似。并以此循環(huán)。在初始賈卡待命狀態(tài)以外的任何狀態(tài)只要接收到串口停止命令，則馬上進(jìn)入待命狀態(tài)。

在verilog實(shí)現(xiàn)中，可以將讀取RAM數(shù)組以及發(fā)送至GTP FIFO緩沖區(qū)單獨(dú)以循環(huán)體封裝在一個(gè)進(jìn)程里，進(jìn)程的觸發(fā)條件由上述狀態(tài)機(jī)的“發(fā)送橫列X部分?jǐn)?shù)據(jù)”狀態(tài)轉(zhuǎn)移時(shí)輸出單脈沖信號(hào)進(jìn)行觸發(fā)RAM的讀取發(fā)送。

1.3.3 FPGA GTP收發(fā)器的配置及實(shí)現(xiàn)

為了使用FIFO接口訪問GTP模塊，本文采用XILINX 公司提供的軟Aurora ip核[5][6]進(jìn)行配置，該核可由ISE中的 CORE GENERATOR 生成并進(jìn)入配置界面。在配置過(guò)程中可將速率配置為2.5Gb/s，使用8B/10B 編碼[7]，參考時(shí)鐘選125Mb/s，數(shù)據(jù)寬度設(shè)為16位，發(fā)送和接收方向均允許緩沖以使用FIFO，這樣花型文件RAM區(qū)可以與GTP模塊之間的完成數(shù)據(jù)緩沖與速率匹配， 發(fā)送和接收的時(shí)鐘（TXUSECLK、RXUSECLK）設(shè)為和REFCLK 同源，使能發(fā)送預(yù)加重，提高信噪比，頻偏最大值設(shè)為100ppm。使能接收端均衡補(bǔ)償信道損耗，RX設(shè)為雙字符定位，定位字符為K28.5-與K28.5+、允許時(shí)鐘修正等。因?yàn)楸鞠到y(tǒng)只是單向通信，賈卡驅(qū)動(dòng)電路并不回饋數(shù)據(jù)是否正確，所以設(shè)置對(duì)數(shù)據(jù)進(jìn)行CRC校驗(yàn)， 加入（COMMA）檢測(cè)，提高通信可靠性，配置完成后，當(dāng)進(jìn)入發(fā)送橫列數(shù)據(jù)狀態(tài)時(shí)，則由狀態(tài)機(jī)向GTP模塊的FIFO緩沖區(qū)接口的wrreq發(fā)送寫入請(qǐng)求[8]，并啟動(dòng)寫入時(shí)鐘至FIFO的clock，將RAM的區(qū)數(shù)據(jù)以數(shù)組元素的形式循環(huán)寫入data端口。GTP發(fā)送控制模塊對(duì)FIFO進(jìn)行監(jiān)控，當(dāng) FIFO的數(shù)據(jù)超過(guò)20個(gè)16bit，將自動(dòng)啟動(dòng)數(shù)據(jù)幀發(fā)送進(jìn)程。接收端GTP的FIFO預(yù)先設(shè)置為預(yù)期的字節(jié)數(shù)，當(dāng)收到預(yù)期賈卡針數(shù)目匹配的控制字節(jié)數(shù)時(shí)由FIFO的full信號(hào)觸發(fā)外部的數(shù)據(jù)讀取及595串行移位。

1.4實(shí)驗(yàn)結(jié)果及總結(jié)

本文設(shè)計(jì)系統(tǒng)實(shí)驗(yàn)原型實(shí)物如圖6所示，以驅(qū)動(dòng)8塊賈卡梳為接收端，主軸信號(hào)直接由方波發(fā)生器二個(gè)引腳模擬主軸編碼器輸入，在方波發(fā)生器低位引腳頻率調(diào)到6K，高位為3K時(shí)經(jīng)過(guò)實(shí)測(cè)，系統(tǒng)移位寄存器輸出波形與所設(shè)置實(shí)驗(yàn)花型吻合，若以這樣方波頻率推算，理論上其主軸速度可到3000轉(zhuǎn)，相比當(dāng)前國(guó)產(chǎn)產(chǎn)品潤(rùn)源經(jīng)編：RD6-EL的850轉(zhuǎn)速，有較大提高。所以本文提出的基于FPGA GTP傳輸?shù)馁Z卡控制器有著廣闊的市場(chǎng)前景。

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