王明君

（中國電子科技集團公司第五十一研究所，上海 201802）

1 引言

隨著無線電裝備的廣泛應用，現(xiàn)代化戰(zhàn)場電磁環(huán)境日漸復雜。在雷達對抗領(lǐng)域，數(shù)字射頻存儲器（DRFM）利用高速ADC對雷達信號進行高速高精度采樣，利用高速處理器（如FPGA）對采樣數(shù)據(jù)進行處理并送入高速存儲器進行存儲；釋放干擾時，處理器從存儲器中讀出波形數(shù)據(jù)，進行干擾調(diào)制后送高速DAC進行數(shù)模轉(zhuǎn)換，產(chǎn)生高逼真的雷達干擾信號，實現(xiàn)對雷達的有效干擾。

雷達抗干擾技術(shù)的進步，使得雷達干擾設(shè)備需具備更寬的瞬時帶寬[1]。作為干擾設(shè)備的核心部件，DRFM往往需要幾倍于目標雷達的帶寬。這就要求DRFM的核心器件ADC、DAC具有更高的采樣率，F(xiàn)PGA及存儲器具備更大的數(shù)據(jù)帶寬。以往，高速高精度ADC、DAC及高端FPGA、RAM長期依賴進口，近年來高端集成電路的國產(chǎn)化已取得顯著成效。

本文基于國產(chǎn)高速ADC、高速DAC、大規(guī)模FPGA及RAM設(shè)計了一種寬帶DRFM設(shè)備，設(shè)備性能滿足大部分干擾設(shè)備使用需求。

2 硬件設(shè)計

2.1 硬件架構(gòu)設(shè)計

雷達信號通過干擾機天線進入接收系統(tǒng)，經(jīng)過放大濾波及變頻等信號調(diào)理后，變?yōu)檫m應DRFM工作窗口的中頻信號；中頻信號經(jīng)過高速高精度ADC采樣后變?yōu)閿?shù)字中頻信號；采樣數(shù)據(jù)進入FPGA后進行格式轉(zhuǎn)換處理，送入雙口靜態(tài)存儲器（DPRAM）進行實時存儲。干擾時，F(xiàn)PGA根據(jù)指令將存儲器中的數(shù)字波形文件讀出并進行調(diào)制后產(chǎn)生數(shù)字干擾波形數(shù)據(jù)，將波形數(shù)據(jù)調(diào)整格式后送入高速DAC實現(xiàn)數(shù)模轉(zhuǎn)換，產(chǎn)生中頻干擾信號，將中頻干擾信號進行上變頻后發(fā)射出去，實現(xiàn)對雷達的干擾。DRFM基本組成框圖如圖1所示[2-3]。本文主要實現(xiàn)圖1虛線框里的中頻部分。

圖1 DRFM基本組成框圖

2.2 高速ADC選型

高速ADC完成中頻信號的模擬向數(shù)字化轉(zhuǎn)換，ADC的輸入窗口及采樣率直接影響了DRFM的帶寬指標。本文要實現(xiàn)1 GHz帶寬的DRFM，根據(jù)采樣定律，采樣率需要至少2 GHz，為方便系統(tǒng)中變頻通道的設(shè)計實現(xiàn)，需要留有一定的過渡帶。綜合目前國產(chǎn)器件水平及后續(xù)處理的方便，本設(shè)計選用2.4 GSPS采樣率。中頻輸入輸出范圍選擇0.1～1.1 GHz。ADC器件選用中國電子科技集團公司第二十四研究所的SAD083000KQ。

SAD083000KQ采用CMOS工藝制造，單電源供電，模擬輸入電壓范圍570～1100 mV，量化位數(shù)8 bit，最高采樣率可達3 GSPS。

SAD083000KQ采用折疊和插值相結(jié)合的結(jié)構(gòu)，內(nèi)部包含采保電路、折疊放大器、帶隙電壓基準、時鐘電路和LVDS輸出等電路。該ADC具有采樣率高、功耗低、線性誤差小、增益和失調(diào)自動校正以及3線接口控制等特點。通過3線接口可對內(nèi)部電路的增益、失調(diào)和通道間的時鐘匹配進行校正，模擬輸入為差分輸入，既可交流耦合也可直流耦合；時鐘輸入電路內(nèi)部設(shè)有直流偏置，必須交流耦合輸入。SAD083000KQ內(nèi)部功能框圖如圖2所示。

圖2 SAD083000KQ內(nèi)部功能框圖

2.3 FPGA選型

FPGA作為DRFM的信號處理及控制處理器，既要完成數(shù)字中頻信號的處理，又要根據(jù)指令實現(xiàn)干擾時序，對系統(tǒng)的各部分進行控制，因此需要較大規(guī)模的FPGA以滿足系統(tǒng)需求。目前，國內(nèi)研發(fā)FPGA的單位主要有深圳國微、中國電子科技集團公司第五十八研究所及復旦微電子等，幾家單位產(chǎn)品水平基本相當。本文選用復旦微電子的JFM4VSX55I。其屬于復旦微JFM4V產(chǎn)品系列，是SRAM型FPGA。該型FPGA集成了功能強大并可以靈活配置組合的可編程資源，可用于實現(xiàn)輸入輸出接口、通用數(shù)字邏輯、數(shù)字信號處理及時鐘管理等功能。該FPGA還包含可實現(xiàn)常規(guī)數(shù)字邏輯和分布式RAM的CLB模塊，可用于對ADC采集數(shù)據(jù)進行緩沖。具體的資源數(shù)量如表1所示。

表1 JFM4VSX55I可編程資源

2.4 存儲器選型

系統(tǒng)需要對采集數(shù)據(jù)進行存儲，存儲深度需求一般在1 ms左右；8 bit量化位的ADC在2.4 GSPS的采樣率下，輸出的數(shù)據(jù)率為8×2.4=19.2 Gbps；連續(xù)存儲1 ms產(chǎn)生的數(shù)據(jù)量為19.2 Mb。目前國產(chǎn)化RAM的單片存儲容量和讀寫帶寬都不能滿足系統(tǒng)需求，可采用多片位擴展來提高讀寫帶寬及存儲深度。目前，國內(nèi)有成熟高速RAM的廠家主要有成都振芯及中國電子科技集團公司第五十八研究所，兩家單位產(chǎn)品性能相當。本文選用后者的JM09S36V18-200BB。

JM09S36V18 是一款 9 Mbits（256 k×36 bits）同步雙端口SRAM，采用真雙端口SRAM單元，兩組地址數(shù)據(jù)可同時對存儲單元進行訪問，具有同步流水線和直通兩種工作模式可選，最高工作頻率可達200 MHz，位寬為36，用于高速的數(shù)據(jù)存儲及緩存。JM09S36V18內(nèi)部組成框圖如圖3所示。

兩片JM09S36V18采用位擴展方式，工作頻率為150MHz時，可實現(xiàn)寫入帶寬為 36×2×150×2=21.6Gbps，滿足系統(tǒng)的帶寬要求。兩片RAM容量和為18 Mbit，略小于存儲1 ms數(shù)據(jù)所需的19.2 Mbit，實際使用時可根據(jù)應用場合減少存儲的ADC數(shù)據(jù)的位寬來增加存儲時間。

圖3 JM09S36V18功能框圖

2.5 高速DAC選型

高速DAC實現(xiàn)干擾信號的數(shù)字向模擬轉(zhuǎn)換；DAC的采樣率和ADC的保持一致，為2.4 GSPS。DAC器件選用中國電子科技集團第五十八研究所的JAD9739。

JAD9739是14 bit/2.5 GSPS的高性能射頻DAC，能夠產(chǎn)生DC到3 GHz的寬帶信號。其DAC內(nèi)核采用四相開關(guān)結(jié)構(gòu)，從而能夠提供杰出的低失真性能。本芯片工作在基帶模式時，能在第一奈奎斯特頻率內(nèi)產(chǎn)生多載波信號，工作在混頻模式時，能在第二、三奈奎斯特區(qū)間輸出多載波信號。輸出電流可以從8.66mA配置到31.66mA。JAD9739內(nèi)部功能框圖如圖4所示。

圖4 JAD9739內(nèi)部功能框圖

3 軟件設(shè)計

DRFM軟件主要在FPGA中實現(xiàn)對各電路的配置、數(shù)據(jù)格式轉(zhuǎn)換及干擾波形產(chǎn)生，軟件在ISE14.5環(huán)境下采用Verilog語言設(shè)計。軟件功能模塊劃分如圖5所示。

圖5 軟件功能劃分

指令解析及控制時序產(chǎn)生模塊用于接收系統(tǒng)命令，根據(jù)系統(tǒng)要求對各模塊進行配置，包括了ADC、DAC及RAM的配置等；根據(jù)系統(tǒng)指定的干擾樣式產(chǎn)生相應的干擾時序，控制RAM的讀寫。輸入輸出數(shù)據(jù)格式轉(zhuǎn)換模塊主要完成FPGA和ADC、DAC之間的數(shù)據(jù)數(shù)制轉(zhuǎn)換、順序重排及升降速操作。干擾波形產(chǎn)生模塊接收存儲器讀出的波形數(shù)據(jù)，根據(jù)系統(tǒng)要求對原始波形進行延時、幅度調(diào)制、頻率調(diào)制等處理，產(chǎn)生預期的數(shù)字干擾波形[4]。

4 測試結(jié)果

硬件電路設(shè)計采用Cadence16.5，設(shè)計過程中應注意高速混合電路的處理，遵循相應的設(shè)計規(guī)范。硬件實物圖如圖6所示。

圖6 DRFM實物圖

在實驗室環(huán)境下對DRFM模塊進行測試。采樣時鐘頻率2.4 GHz，模塊輸入0.1～1.1 GHz連續(xù)波，輸出信號頻譜如圖7所示。圖7(a)～(d)分別為輸入100MHz、300 MHz、500 MHz和1.1 GHz時的輸出頻譜。從圖中可以看出，設(shè)備在所測工作頻點處的輸出信號雜散抑制可以達到25 dBc以上，滿足大部分應用場合的需求。

圖7 DRFM連續(xù)波測試輸出頻譜

5 結(jié)束語

本文介紹了一種寬帶DRFM設(shè)計的實現(xiàn)過程。其核心器件采用國產(chǎn)解決方案，實現(xiàn)了采樣率2.4 GSPS、量化位數(shù)8 bit的DRFM，性能滿足大部分干擾設(shè)備的應用需求。目前JXCSX95T已經(jīng)研制成功，下一步可以改進設(shè)計方案，將FPGA換為JXCSX95T，以提高DRFM模塊的信號處理能力。

[1]張錫祥，肖開奇，顧杰.新體制雷達對抗導論[M].北京：北京理工大學出版社，2010.

[2]包飛.DRFM系統(tǒng)研究［D］.南京：南京理工大學，2006.

[3]鄧軻.數(shù)字射頻存儲系統(tǒng)（DRFM）設(shè)計［D］.西安：西安電子科技大學，2013.

[4]富雷雷.基于數(shù)字射頻存儲器的干擾調(diào)制研究［D］.成都：電子科技大學，2007.