劉鐵強(qiáng),霍 婧
(1.中國(guó)電子科技集團(tuán)公司第五十四研究所,河北 石家莊 050081; 2.衛(wèi)星導(dǎo)航系統(tǒng)與裝備技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室,河北 石家莊 050081)
衛(wèi)星導(dǎo)航系統(tǒng)中,導(dǎo)航、定位和授時(shí)都是以“時(shí)間”為基礎(chǔ),要實(shí)現(xiàn)高精度導(dǎo)航、定位和授時(shí)需要有統(tǒng)一的時(shí)間頻率基準(zhǔn)[1]。秒脈沖分配網(wǎng)絡(luò)作為時(shí)頻系統(tǒng)的重要組成部分,接收站時(shí)頻提供的1 pps信號(hào),分配為多路為用時(shí)系統(tǒng)的各個(gè)分機(jī)提供時(shí)間基準(zhǔn),確保用時(shí)系統(tǒng)各設(shè)備工作在統(tǒng)一的時(shí)間基準(zhǔn)上[2]。
脈沖信號(hào)的主要參數(shù)包括上升/下降時(shí)間、傳輸時(shí)延一致性、幅度、阻抗頻率和占空比等[3],其中,傳輸時(shí)延一致性是體現(xiàn)其指標(biāo)的最重要的參數(shù)[4]。因此,如何控制脈沖分配網(wǎng)絡(luò)末節(jié)點(diǎn)1 pps信號(hào)時(shí)延,實(shí)現(xiàn)末節(jié)點(diǎn)1 pps相位高度一致成為研究重點(diǎn)。
目前1 pps時(shí)延調(diào)整多采用修正傳輸電纜的方法來(lái)實(shí)現(xiàn),該方法能夠?qū)崿F(xiàn)時(shí)延的精確調(diào)整,但在工程應(yīng)用上操作復(fù)雜,非常耗費(fèi)人力、物力。本文研究設(shè)計(jì)了一種基于高精度DAC控制的秒脈沖分配網(wǎng)絡(luò)時(shí)延調(diào)整方法,結(jié)合RC充放電電路與高速比較器的特性,通過(guò)控制DAC輸出電壓改變比較器的比較電平,實(shí)現(xiàn)1 pps時(shí)延的精確調(diào)整。該方法實(shí)現(xiàn)簡(jiǎn)單,時(shí)延調(diào)整范圍可控,調(diào)整精度高,有效解決通過(guò)修正電纜來(lái)實(shí)現(xiàn)1 pps時(shí)延調(diào)整所存在的缺陷。
能夠?qū)崿F(xiàn)秒脈沖分配的方法有多種[5],其中基于硬件電路的脈沖整形與驅(qū)動(dòng)分配法與基于現(xiàn)場(chǎng)可編程門陣列的FPGA軟模塊的脈沖分配法在工程上使用最多[6]。脈沖整形與驅(qū)動(dòng)分配法原理框圖如圖1所示,基于FPGA軟模塊的脈沖分配法原理框圖如圖2所示。
圖1中,站時(shí)頻提供的標(biāo)準(zhǔn)1 pps信號(hào)經(jīng)過(guò)前級(jí)脈沖整形、驅(qū)動(dòng)及上升沿提升處理后作為后級(jí)脈沖分配電路的輸入[7],經(jīng)后級(jí)分配電路分成多路1 pps輸出;在對(duì)脈沖信號(hào)做前級(jí)的相應(yīng)處理時(shí),脈沖信號(hào)的驅(qū)動(dòng)能力通常要考慮到后級(jí)分配電路輸出1 pps的數(shù)量,以保證輸出1 pps的指標(biāo)[8]。圖2中,站時(shí)頻提供的標(biāo)準(zhǔn)1 pps信號(hào)經(jīng)FPGA和配套外圍整形電路分成多路1 pps輸出[9]。
圖1 脈沖整形與驅(qū)動(dòng)分配原理
圖2 基于FPGA軟模塊的脈沖分配原理
傳統(tǒng)的秒脈沖分配網(wǎng)絡(luò)采用多級(jí)脈沖分配的架構(gòu),每一級(jí)由多個(gè)秒脈沖信號(hào)分配器組成,接收上一級(jí)分配輸出得1 pps信號(hào),分配放大后傳輸至下一級(jí),最后一級(jí)分配器的輸出定義為分配網(wǎng)絡(luò)的末節(jié)點(diǎn),為用戶提供多路1 pps信號(hào)。其原理架構(gòu)圖如3所示。
圖3 秒脈沖分配網(wǎng)絡(luò)架構(gòu)
由于各秒脈沖信號(hào)分配器內(nèi)脈沖信號(hào)驅(qū)動(dòng)芯片、機(jī)箱內(nèi)以及機(jī)箱之間電纜長(zhǎng)短等存在差異[10],造成末節(jié)點(diǎn)1 pps信號(hào)之間相位不一致。目前的解決方法是控制末節(jié)點(diǎn)電纜長(zhǎng)度,調(diào)整各路1 pps信號(hào)的時(shí)延,達(dá)到時(shí)延控制的目前,其時(shí)延測(cè)試框圖如圖4所示。
圖4 時(shí)延調(diào)整測(cè)試框圖
從次節(jié)點(diǎn)取一路1 pps信號(hào)作為時(shí)差測(cè)量的基準(zhǔn)點(diǎn),接入時(shí)間間隔計(jì)數(shù)器(SR620)的通道A,將末節(jié)點(diǎn)輸出的1 pps信號(hào)依次接入SR620的通道B[11],測(cè)量參考信號(hào)與末節(jié)點(diǎn)各信號(hào)的相位差△ti(i=1……N):
△ti=Tref-T620-Ti,
(1)
式中,△ti為末節(jié)點(diǎn)1 pps與基準(zhǔn)點(diǎn)1 pps相位差;Tref為基準(zhǔn)點(diǎn)1 pps相位;T620為SR620自身固定時(shí)延;Ti為末節(jié)點(diǎn)1 pps相位[12]。
以末節(jié)點(diǎn)輸出的第1路1 pps作為用時(shí)系統(tǒng)的參考點(diǎn),根據(jù)獲取的時(shí)差數(shù)據(jù)ti計(jì)算其余各路1 pps與參考點(diǎn)的時(shí)差△Tj(j=1……N-1):
△Tj=△t1-△ti,
(2)
式中,△Tj參考點(diǎn)1 pps與其余末節(jié)點(diǎn)1 pps相位差;△t1為參考點(diǎn)1 pps與測(cè)量基準(zhǔn)點(diǎn)1 pps相位差;△ti為末節(jié)點(diǎn)1 pps與測(cè)量基準(zhǔn)點(diǎn)1 pps相位差。
獲取末節(jié)點(diǎn)各路1 pps信號(hào)與物理參考1 pps相位差后,計(jì)算并修正電纜長(zhǎng)度,達(dá)到控制末節(jié)點(diǎn)1 pps時(shí)延的目的,實(shí)現(xiàn)末節(jié)點(diǎn)各路1 pps信號(hào)相位高度一致。
通過(guò)該方法可以實(shí)現(xiàn)末節(jié)點(diǎn)的時(shí)延控制,但該方法存在的最大缺陷是如果某臺(tái)秒脈沖信號(hào)分配器發(fā)生故障而更換,由于設(shè)備之間的差異造成末節(jié)點(diǎn)相位發(fā)生變化,需要重新修正電纜長(zhǎng)度。
基于高精度DAC控制的秒脈沖信號(hào)時(shí)延控制設(shè)計(jì)原理框圖如5所示。外部輸入1 pps信號(hào)經(jīng)過(guò)RC充放電電路后使得其上升沿減緩,控制高精度DAC輸出電壓值,改變高速比較器的比較電平,實(shí)現(xiàn)與1 pps上升沿不同位置的比較,達(dá)到對(duì)1 pps時(shí)延控制的目的,最后整形驅(qū)動(dòng)后輸出。該方法即實(shí)現(xiàn)了1 pps的時(shí)延控制,又保證了1 pps的信號(hào)質(zhì)量[13-14]。
圖5 秒脈沖信號(hào)時(shí)延控制設(shè)計(jì)原理
RC充電電路如圖6所示。
圖6 RC充電電路
直流電源Vs通過(guò)電阻R給電容C充電,假設(shè)電容C上瞬時(shí)電壓為Vc,初始電壓為V0,則電容的瞬時(shí)電壓[15]:
Vc=V0+(Vs-V0)*[1-e-t/Rc]。
(3)
如果電容的初始電壓值為0,則電容的瞬時(shí)電壓可簡(jiǎn)化為:
Vc=Vs*[1-e-t/Rc],
(4)
則充電時(shí)間為:
(5)
電容C兩端電壓隨時(shí)間變化如7所示。
圖7 電容C兩端電壓隨時(shí)間變化
電容C上瞬時(shí)電壓與充電時(shí)間關(guān)系如表1所示,經(jīng)過(guò)3個(gè)RC后,充電過(guò)程基本結(jié)束。
表1電容C上瞬時(shí)電壓與充電時(shí)間關(guān)系
序號(hào)充電時(shí)間瞬時(shí)電壓1t=RC0.63Vs2t=2RC0.86Vs3t=3RC0.95Vs4t=4RC0.98Vs5t=5RC0.99Vs
利用RC的充電原理,輸入1 pps通過(guò)RC充電后其上升沿減緩,減緩時(shí)間t=3RC,選擇不同的RC值,實(shí)現(xiàn)對(duì)輸入1 pps上升沿的時(shí)延控制,其變化如圖8所示。
圖8 充放電前后1 pps信號(hào)上升沿變化
將上升沿減緩后的1 pps信號(hào)接入高速比較器,與高精度DAC輸出電壓值進(jìn)行比較,控制DAC輸出不同的電壓值,與1 pps上升沿不同位置比較,實(shí)現(xiàn)對(duì)1 pps信號(hào)的時(shí)延控制。DAC控制電路如圖9所示,1 pps時(shí)延調(diào)整電路如圖10所示。
使用DAC控制1 pps輸出時(shí)延,其輸出電壓分辨率影響1 pps時(shí)延調(diào)整分辨率、DAC輸出精度影響1 pps時(shí)延控制精確、DAC輸出電壓的波動(dòng),造成比較電平出現(xiàn)波動(dòng),使得輸出1 pps信號(hào)抖動(dòng)增大,因此要合理選擇DAC。
圖9 DAC控制電路
圖10 1 pps時(shí)延調(diào)整電路
DAC的輸出電壓計(jì)算公式如下:
(6)
式中,Vout為DAC輸出電壓;Vref為DAC的基準(zhǔn)電壓;D為DAC的控制量;N為DAC的分辨率。
由式(7)可知選擇高精度DAC的同時(shí)還需選擇高精度的電壓基準(zhǔn)。綜合考慮以上因素選擇12位的高精度DAC以及專用高穩(wěn)電壓基準(zhǔn),其輸出分辨率達(dá)到0.001 V,控制精度±0.001 V。
時(shí)延控制測(cè)試框圖如11所示。時(shí)頻信號(hào)產(chǎn)生器產(chǎn)生同源的2路1 pps信號(hào),其中1路作為參考信號(hào)接入時(shí)間間隔計(jì)數(shù)器SR620的A通道,另1路通過(guò)時(shí)延控制電路接入SR620的B通道,使用SR620采集2路1 pps時(shí)差值[16],并通過(guò)GPIB總線上傳至計(jì)算機(jī)[17]。通過(guò)計(jì)算機(jī)串口調(diào)整DAC輸出電壓值,分析1 pps時(shí)延變化。
圖11 試驗(yàn)測(cè)試框圖
時(shí)頻信號(hào)產(chǎn)生器輸出1 pps電平為TTL,考慮到1 pps信號(hào)低電平的抖動(dòng)以及高電平的過(guò)沖,避免比較后出現(xiàn)干擾脈沖,設(shè)計(jì)控制電壓范圍1~4.1 V。電阻R取值100 Ω,電容C取值15 PF,不考慮輸入1 pps上升時(shí)間,則時(shí)延控制范圍:
通過(guò)計(jì)算機(jī)串口控制DAC輸出電壓步進(jìn)0.1 V,每個(gè)點(diǎn)記錄100次求其平均值,記錄電壓在1~4.1 V變化范圍下1 pps的時(shí)延調(diào)整曲線,試驗(yàn)結(jié)果如圖12所示,符合對(duì)數(shù)函數(shù)曲線。
圖12 1 pps時(shí)延調(diào)整試驗(yàn)結(jié)果
記錄數(shù)據(jù)如表2所示,時(shí)延變化范圍2.6 ns,最小變化5 ps,最大變化150 ps,減小DAC的電壓步進(jìn)值能夠進(jìn)一步提高相位調(diào)節(jié)分辨率。
表2時(shí)延控制測(cè)試數(shù)據(jù)
壓控電壓/V時(shí)延/ns1.06.1691.16.2741.26.4021.36.4911.46.5541.56.6081.66.6351.76.6701.86.6951.96.7332.06.7792.16.8032.26.8552.36.8822.46.9342.56.991壓控電壓/V時(shí)延/ns2.67.0372.77.1072.87.1512.97.2213.07.3253.17.4373.27.5323.37.6383.47.7763.57.9203.68.0693.78.2183.88.3433.98.4884.08.6344.18.770
本文分析了秒脈沖分配網(wǎng)絡(luò)存在的問(wèn)題,設(shè)計(jì)了基于高精度DAC控制的秒脈沖信號(hào)時(shí)延控制,解決了由于更換設(shè)備而造成秒脈沖分配網(wǎng)絡(luò)末節(jié)點(diǎn)相位變化的問(wèn)題。當(dāng)前設(shè)計(jì)的秒脈沖信號(hào)時(shí)延調(diào)整方法需要測(cè)量設(shè)備輔助,根據(jù)測(cè)量結(jié)果調(diào)整1 pps時(shí)延達(dá)到精確控制的目的,在今后的工程設(shè)計(jì)中考慮使用微控制器擬合RC充電的時(shí)間曲線,達(dá)到自動(dòng)調(diào)節(jié)的目的。