林彬 王洪林

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一種細(xì)步進(jìn)頻率源的設(shè)計(jì)

林彬 王洪林

中國(guó)船舶重工集團(tuán)公司723所，江蘇 揚(yáng)州 225001

介紹了一種采用直接式數(shù)字頻率合成技術(shù)和鎖相源技術(shù)相結(jié)合產(chǎn)生超低頻率細(xì)步進(jìn)頻率源的設(shè)計(jì)。該模塊工作頻段為10?kHz～1?GHz，步進(jìn)10?kHz；功率8±3?dBm；內(nèi)置LAN接口，可以通過(guò)標(biāo)準(zhǔn)SCPI指令進(jìn)行控制。

直接式數(shù)字頻率合成；鎖相環(huán)；超低頻率；SCPI指令

現(xiàn)在，微波信號(hào)源在雷達(dá)與電子對(duì)抗系統(tǒng)和電磁兼容系統(tǒng)中的應(yīng)用日趨廣泛，數(shù)量日趨增多。然而，現(xiàn)在常用的微波信號(hào)源體積龐大、功耗大、價(jià)格高。本模塊采用成熟的鎖相環(huán)（PLL）技術(shù)、直接數(shù)字頻率合成（DDS）技術(shù)、嵌入式控制技術(shù)和LAN通信技術(shù)相結(jié)合的方式成功地克服了上述缺點(diǎn)，具有體積小、功耗低、操控方便、價(jià)格低廉的特點(diǎn)。

1 設(shè)計(jì)指標(biāo)要求

（1）輸出頻率：范圍10?kHz～1?GHz，步進(jìn)10?kHz；（2）輸出功率：范圍8±3?dBm；（3）相噪：＜﹣100dBc/Hz@1?kHz；（4）雜散：＜﹣70?dBc；（5）置頻時(shí)間：＜1?ms；（6）結(jié)構(gòu)尺寸：110×95×18?mm。

2 方案設(shè)計(jì)

根據(jù)設(shè)計(jì)指標(biāo)要求，模塊做如下設(shè)計(jì)（見(jiàn)圖1）。

該模塊主要由嵌入式控制器（MCU）、PLL電路、DDS電路、數(shù)控衰減器、開(kāi)關(guān)濾波與放大電路、電源管理模塊和LAN口通信電路等7個(gè)部分構(gòu)成。

（1）MCU是模塊的控制中心，我們采用了ST公司的ARM32處理器STM32F107VCT6。主要負(fù)責(zé)解析LAN口收到的控制指令并根據(jù)指令要求設(shè)置PLL和DDS的寄存器，控制PLL和DDS輸出正確的頻點(diǎn)，輸出正確的數(shù)控衰減碼，選通正確的濾波與放大通道，控制模塊輸出正確的射頻信號(hào)。

圖1 方案設(shè)計(jì)框圖

（2）PLL電路為DDS提供參考時(shí)鐘，決定了最終輸出信號(hào)的相噪水平。我們采用如下方案（見(jiàn)圖2）。

圖2 鎖相頻率合成器

主要器件型號(hào)如下：

恒溫晶振：黑土PFOC10-0106；

鑒相器：ADI HMC704LP4E；

VCO：Z-Com V810ME08-LF。

鎖相頻率源產(chǎn)生2.75～3.5?GHz的信號(hào)，放大至﹣0±2?dBm為DDS電路提供參考時(shí)鐘。

（3）DDS電路由相位累加器、正弦ROM查找表、數(shù)模轉(zhuǎn)換DAC、低通濾波器構(gòu)成。其原理框圖見(jiàn)圖3。

圖3 DDS工作原理

該部分電路我們采用ADI公司的AD9914，該芯片具有參考頻率高、相位噪聲低等特點(diǎn)。其差分輸出用巴倫轉(zhuǎn)換成單端信號(hào)，分10?kHz～50?MHz和50～1?000?MHz兩路分別匹配放大至8±3?dBm。

（4）電源管理模塊設(shè)計(jì)：穩(wěn)壓芯片采用低噪聲穩(wěn)壓模塊LT3060ITS8和LM1117IMPX-3.3及LT1764EQ，電源的輸入和輸出端都用磁珠和鉭電容濾波將電源引入的噪聲降到最低。

（5）LAN口通信模塊采用有人科技的SPI-LAN模塊USR-ES1，MCU控制模塊工作在TCP/IP Server模式，支持標(biāo)準(zhǔn)SCPI指令控制。

3 設(shè)計(jì)指標(biāo)及難點(diǎn)分析

本信號(hào)源的相噪指標(biāo)由PLL和DDS共同決定。PLL采用低相噪（﹣155 dBc/Hz@1?kHz）的100?MHz恒溫晶振做參考，鑒相器采用10?MHz鑒相的整數(shù)分頻模式。這樣就可以提供一個(gè)頻率變化范圍2?700～3?500?MHz，步進(jìn)10?MHz的參考時(shí)鐘信號(hào)。用ADI公司的ADISimPLL軟件計(jì)算相噪水平可以達(dá)到﹣108?dBc/Hz@1?kHz。而后端DDS的相噪優(yōu)于﹣128?dBc/Hz@1?kHz，對(duì)于整體指標(biāo)優(yōu)于﹣100 dBc/Hz@1?kHz不會(huì)產(chǎn)生影響。因此此項(xiàng)指標(biāo)滿足要求且余量充足。

雜散指標(biāo)一直是DDS頻率源的設(shè)計(jì)重點(diǎn)和難點(diǎn)，主要由DDS決定。由DDS的工作原理可知相位截?cái)嗾`差、幅度量化誤差、時(shí)鐘混疊和數(shù)字信號(hào)串?dāng)_是產(chǎn)生雜散的主要因素。我們采用加載線上串接電阻的方式可以方便地濾除數(shù)字串?dāng)_信號(hào)，在此不再贅述。對(duì)于相位截?cái)唷⒎攘炕蜁r(shí)鐘混疊帶來(lái)的雜散，由于牽涉到極大數(shù)的計(jì)算問(wèn)題，受PC機(jī)性能所限誤差較大，很難計(jì)算準(zhǔn)確，加上頻率范圍較寬點(diǎn)數(shù)多很難將雜散信號(hào)一一計(jì)算到位。我們采用時(shí)鐘拼接的方式進(jìn)行設(shè)計(jì)。具體操作步驟如下：（1）選擇合適的時(shí)鐘信號(hào)頻率；（2）使用自動(dòng)測(cè)試手段測(cè)試頻率范圍內(nèi)所有信號(hào)的雜散值，剔除超標(biāo)的頻點(diǎn)；（3）更改時(shí)鐘信號(hào)的頻率；（4）重新測(cè)試原先測(cè)試超標(biāo)的頻點(diǎn)，進(jìn)一步剔除超標(biāo)的頻點(diǎn)；（5）重復(fù)步驟3和4，直至所有的頻點(diǎn)都滿足指標(biāo)要求，記錄下每個(gè)頻點(diǎn)對(duì)應(yīng)的時(shí)鐘頻率和控制字；（6）將上述測(cè)試結(jié)果拼接在一起針對(duì)不同的頻點(diǎn)加載不同的時(shí)鐘和控制字，最終定型完成。

4 測(cè)試結(jié)果

用安捷倫頻譜儀N9030A測(cè)試的頻率源的輸出如圖4，輸出頻點(diǎn)1?GHz，輸出功率6.46?dBm，雜散優(yōu)于﹣60dBc，相位噪聲﹣106?dBc/Hz@1?kHz。實(shí)物如圖5所示。

圖4 輸出結(jié)果

圖5 實(shí)物圖

5 結(jié)束語(yǔ)

本文介紹了一種低頻率細(xì)步進(jìn)微波頻率源的實(shí)現(xiàn)方案，電路結(jié)構(gòu)上采用整數(shù)分頻的鎖相頻率源技術(shù)、DDS技術(shù)和LAN通信技術(shù)相結(jié)合，可以通過(guò)LAN口發(fā)送標(biāo)準(zhǔn)SCPI控制指令設(shè)置輸出頻率和功率。實(shí)測(cè)結(jié)果表明輸出信號(hào)指標(biāo)都滿足設(shè)計(jì)要求。由于體積小、功耗低和兼容SCPI指令控制，可以方便地應(yīng)用于雷達(dá)與電子對(duì)抗系統(tǒng)和電磁兼容系統(tǒng)中。

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[2]廖承恩. 微波技術(shù)基礎(chǔ)[M]. 西安：西安電子科技大學(xué)出版社，2011.

[3]ADI.HMC704 Datasheet[Z].

[4]ADI.AD9914 Datasheet[Z].

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[7]孫續(xù). 自動(dòng)測(cè)試與可程控儀器[M]. 北京：電子工業(yè)出版社，1994.

Design of a High Frequency Band PLL Signal Generator

Lin Bin Wang Honglin

CSIC 723 Institute, Jiangsu Yangzhou 225001

A Signal Generator based on DDS and PLLs, which is working at the band cover from 10?kHz to 1?GHz. The Frequency Step is 10?kHz. Output Power Range is 8±3?dBm. It Can be controlled by standard SCPI CMD through LAN Port.

DDS; PLLs; Low Freq-Band; SCPI CMD

TN74

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