湯瑞

摘要：隨著移動通信的高速發(fā)展，矢量信號發(fā)生器和分析儀的需求越來越大，高性能寬帶本振的高造價成為制約兩種儀器成本的主要因素之一。利用壓控振蕩器（ VCO）實現(xiàn)高性能寬帶本振設計，可以在降低模塊尺寸、降低模塊成本的前提下，實現(xiàn)高相噪、小型化的高性能本振。

關鍵詞：頻率合成器；鎖相環(huán)；寬帶；小型化

0 引言

移動通信的發(fā)展帶動了高性能、大帶寬的通信矢量信號發(fā)生器和分析儀的快速發(fā)展。本振的相位噪聲是制約發(fā)射機和接收機的關鍵性指標，也是衡量一臺儀器水平與檔次的重要標志之一[1-2]。目前現(xiàn)有的具有高頻段、高相噪指標的本振大部分采用基于YIG振蕩器的設計方案，此方案設計復雜，成本較高，用VCO設計的本振大多用于低端、經(jīng)濟型的產(chǎn)品中。如何用經(jīng)濟型的VCO設計出高頻段高性能的本振以及把設計的高頻段高性能本振進行小型化處理，對于既要求高指標，又要求低成本，而且便攜的測量儀器來說已迫在眉睫。

1 方案設計

采用寬帶高性能VCO（ADl公司HMC586LC4B）外加寬帶放大器的方式做成的本振模塊，產(chǎn)生4.0 GHz～8.0 GHz，+12 dBm±1 dBm的本振信號輸出，是通信矢量信號源和分析儀整機射頻電路的核心模塊，其功能塊包括參考環(huán)電路、鑒相電路、∑-△調(diào)制、分頻電路以及FPGA控制電路等。設計的電路模塊的∑-△調(diào)制器的寬度（16/24/32/48）可以通過調(diào)節(jié)對應寄存器的值來控制，另外電路還包含掃頻功能。方案原理框圖如圖1所示。

方案中的各個模塊原理圖及功能簡介如下：圖2為100 MHz參考環(huán)路模塊實現(xiàn)10 MHz高純參考通過鎖相環(huán)路變成100 MHz高頻參考，用作HMC984LP4E鑒相器的參考：圖3為FPGA控制電路模塊控制HMC983LP5E不同寄存器的送數(shù)，實現(xiàn)鎖定不同頻率和掃頻功能：圖4為寬帶鎖相環(huán)路模塊通過HMC983LP5E分頻器、HMC984LP4E鑒相器、有源環(huán)路濾波器和寬帶耦合微帶電路實現(xiàn)4 GHz～8 GHz的寬帶鎖相環(huán)路。

模塊中使用的各個參數(shù)的值如下：

己知：fxtal=100 MHz，R=2，L=48。

假設fvco= 4600.025 MHz，則4600.025/（100 /2）=92.005，所以Nint=92。

由公式（1）可計算出fvco=140737488355.328，取Nfrac= 140737488355.328。其中：

fvco：壓控振蕩器（VCO）頻率（單位Hz）；

fxtal：晶振的頻率（單位Hz）；

Nint：分頻數(shù)的整數(shù)部分；

NfraC：分頻數(shù)的小數(shù)部分；

R：參考頻率的分頻數(shù)：

L：∑-△調(diào)制器的寬度。對應寄存器因送入的值分別為5CH，分數(shù)分頻數(shù)存在兩個寄存器，Nfrac[17：0]的值為3A5E3H，NfraC[47：18]的值為8312h。

由公式（2）可計算出分頻器的輸出頻率fout的值[3-5]。

Nint和Nfrac可以通過設置相對應的寄存器的值來設定，因此，當需要得到某個輸出頻率時，只要通過計算得到相對應的整數(shù)和小數(shù)分頻數(shù)，并把這兩個對應的數(shù)值設定到對應的寄有器，就可得到想要的輸出頻率。整數(shù)和小數(shù)分頻數(shù)是通過軟件計算得到并通過FPGA按照dataSHeet的要求送入相應的寄存器內(nèi)。

2 關鍵電路設計

2.1高頻寬帶耦合器設計

設計初期采用3個17.8Ω電阻組成功分網(wǎng)絡，測試結(jié)果不理想，信號輸出平坦度無法滿足方案要求。之后，根據(jù)方案設計要求，進行ADS仿真，設計出如圖5所示的微帶耦合器，直接放置到印制板上，減少了安裝步驟，而且效果理想。信號平坦度得到了優(yōu)化，達到了方案要求。

2.2 寬帶放大器電路設計

整機方案需要大于+10 dBm的本振信號作為混頻本振，鎖相環(huán)路本身產(chǎn)生的信號功率只有O dBm左右，需要接入一個寬帶放大器才能保證輸出信號，滿足整機對于本振信號的要求。寬帶放大器選擇FGB-1509（FIRSAR公司），該放大器的增益和增益平坦度、頻率范圍都可以滿足方案的需要。采用合適的偏置電路，使得該芯片正常工作，就可實現(xiàn)輸出+12 dBm±1

3 測試結(jié)果

模塊燒入編寫好的FPGA工程后，接入整機調(diào)試平臺，使用羅德與施瓦茨公司的FSW26測試輸出的信號，相位噪聲指標如圖6所示，載波6 GHz，頻偏10kHz時為-102.81 dBc/Hz；如圖7所示，載波6 GHz，頻偏100 kHz8寸為106.71 dBc/Hz。

模塊輸出信號的功率和平坦度如圖8所示。

4 結(jié)論

運用FPGA控制HMC983LP5E不同的分頻數(shù)，得到需要的頻率點，完成4 GHz到8 GHz的頻率源，實現(xiàn)了成本低、性能高的高頻寬帶本振模塊，達到了預期的方案目標。方案用經(jīng)濟型的VCO設計出高頻段高性能的本振并把設計的高頻段高性能本振進行小型化處理，對于既要求高指標又要求低成本而且便攜的測量儀器來說至關重要，現(xiàn)在這個方案已經(jīng)應用到兩款產(chǎn)品中，兩款產(chǎn)品年生產(chǎn)100臺。

參考文獻：

[1]遠坂俊.昭鎖相環(huán)（PLL）電路設計與應用[M].何希才，譯北京：科學出版社，2006

[2]杜勇鎖相環(huán)技術(shù)原理及FPGA實現(xiàn)[M]北京：電子工業(yè)出版社，2016

[3]Hittite Microwave Corporation.HMC586LC4B WIDEBAND MMIC VCO w/ BUFFERAMPLIFIER， 4.0-8.0 GHz[Z].Chelmsford：Hittite

[4]Hittite Microwave Corporation.HMC984LP4E DIGITAL PHASE-FREQUENCYDETECTOR[Z].Chelmsford：Hittite

[5]Hittite Microwave Corporation.HMC983LP5E DC -7 GHZ FRACTIONAL-N DIVIDER ANDFREQUENCY SWEEPER[Z].Chelmsford：Hittite