李 婷，龔龍慶，肖國堯

(西安微電子技術(shù)研究所，陜西 西安 710065)

0 引言

隨著數(shù)字化技術(shù)的快速發(fā)展，對數(shù)字采集系統(tǒng)的各種性能指標(biāo)都提出了越來越高的要求，其中采樣率和分辨率是最重要的兩個指標(biāo)。在國外數(shù)據(jù)采集領(lǐng)域中，E2V公司具有市場上采樣率最高的5 GS/s ADC。而我國由于信號的完整性和PCB布局布線等工藝技術(shù)水平的限制，并沒有如此高速的ADC芯片。因此，目前多采用多片ADC并行采樣的方式來提高系統(tǒng)采樣速率。

本文主要探討了分時采樣數(shù)據(jù)采集系統(tǒng)的硬件設(shè)計及對于采樣過程中產(chǎn)生的通道誤差的估算，以提高多片ADC并行采集的精度，減小采樣信號的失真。

1 分時采樣系統(tǒng)硬件設(shè)計

分時采樣數(shù)據(jù)采集技術(shù)利用M片低速ADC等差延時采樣,以實(shí)現(xiàn)在同一時間對信號M個點(diǎn)同時采樣，來達(dá)到單片ADC采樣速率的M倍。

分時采樣數(shù)據(jù)采集系統(tǒng)總體硬件結(jié)構(gòu)如圖1所示，系統(tǒng)主要由ADC、FPGA和DSP組成。待采樣信號進(jìn)入系統(tǒng)后首先經(jīng)過變壓器驅(qū)動并且分為完全相同的4路分別送入4片ADC中，ADC在時鐘的控制下，分時對信號進(jìn)行交叉采樣，時鐘相位由時鐘芯片和PCB共同控制實(shí)現(xiàn)。ADC在采樣后通過接口將數(shù)據(jù)傳入FPGA中，對數(shù)據(jù)進(jìn)行降速處理及緩存。隨后被送入到DSP中進(jìn)行進(jìn)一步的處理及計算。選用4片DSP芯片對數(shù)據(jù)進(jìn)行同步處理，大大增加了數(shù)據(jù)處理速度和效率。

在并行采樣中，最重要的是差相時鐘的實(shí)現(xiàn)，目前產(chǎn)生差相時鐘的方法多采用具有多路分相時鐘功能的鎖相環(huán)實(shí)現(xiàn)，但是市面上沒有找到符合要求的具有時鐘相位步進(jìn)調(diào)節(jié)功能的這種器件，所以本系統(tǒng)中時鐘的延時采用PCB實(shí)現(xiàn)。由 PCB實(shí)現(xiàn)相位差相對于用芯片實(shí)現(xiàn)而言具有更強(qiáng)的穩(wěn)定性，在溫度、老化等外部影響中更不敏感。

2 通道失配誤差的估算

假設(shè)系統(tǒng)由M個通道組成，第i個通道的增益誤差為gi,偏置誤差為oi,時間誤差為Δti，系統(tǒng)的采樣周期為Ts，即系統(tǒng)總采樣率fs=1/Ts。當(dāng)輸入頻率為f0的標(biāo)準(zhǔn)正弦信號x(t)=cos(2πf0t)時，第i通道的輸出yi[n]可以寫為：

yi[n]=gicos(2πf0(tn+Δti))+oi.

(1)

其中：tn為第i通道第n個采樣點(diǎn)的采樣時刻,tn=nMTs+iTs,i=1,2,…,M。

同時，第i通道的輸出亦為正弦信號，也可以寫為：

(2)

其中：Ai、Bi、Ci均為擬合參數(shù)。

假設(shè)第i通道共采樣N個點(diǎn)，設(shè)參數(shù)矩陣Si和Di如公式(3)、式(4)所示：

Si=[AiBiCi].

(3)

(4)

則輸出通道矩陣yi可表示為：

yi=[yi[1]yi[2] …yi[N]]T.

(5)

(6)

(7)

(8)

以上為采用三參數(shù)正弦擬合算法對通道誤差進(jìn)行估算的過程。而實(shí)際工程中，有時存在輸入信號頻率不準(zhǔn)確的情況，在這種情況時，可以在以上三參數(shù)擬合算法的基礎(chǔ)上，使用四參數(shù)正弦擬合算法對輸入頻率和通道誤差進(jìn)行估算，將不準(zhǔn)確的信號頻率作為輸入的第四種未知參數(shù)。

圖2 蛇行走線

通常情況下，在進(jìn)行四參數(shù)正弦擬合時多采用非線性迭代方式估算四種參數(shù)，但是這種擬合方式是不收斂的，若擬合初始值距離目標(biāo)值差距較大時，很容易導(dǎo)致迭代過程發(fā)散或收斂到局部最優(yōu)點(diǎn)而不是總體最優(yōu)點(diǎn)上，致使擬合結(jié)果出錯或產(chǎn)生較大誤差。而傳統(tǒng)的初始頻率估計采用FFT實(shí)現(xiàn),隨著采樣頻率的升高，頻率分辨率會隨之減小，使得估算的頻率較原始頻率有較大的誤差。因此，在本文中，先采用收斂的方法計算出采樣序列的頻率，之后將此頻率作為迭代初始頻率進(jìn)行計算。

對于通道i，若第n個采樣點(diǎn)y[n]的隨機(jī)誤差為γn，令g=2cos(2πf0MTs)，則有:

y(n)-oi-γn+y(n-2)-oi-γn-2=
g(y(n-1)-oi-γn-1).

(9)

假設(shè)ε(n)=y(n)-y(n-1)，ζn=γn-γn-1，則：

ε(n+1)+ε(n-1)-gε(n)=ζn+1+ζn-1-gζn.

(10)

因?yàn)檫@里的γn為隨機(jī)誤差，因此公式(10)的右側(cè)也可以認(rèn)為是隨機(jī)誤差，因此滿足式(11)為最?。?/p>

(11)

對公式(11)求導(dǎo)可得到g為：

(12)

因此f0=arccos(g/2)/(2πMTs),然后可以將計算出的初始頻率代入正弦擬合算法計算出系統(tǒng)的三種通道失配誤差。在校準(zhǔn)時，我們以其中一個通道為基準(zhǔn)，先校準(zhǔn)偏置誤差和增益誤差，然后對時間誤差進(jìn)行校正。

3 仿真結(jié)果與分析

為了驗(yàn)證本文上述算法，在MATLAB中進(jìn)行了仿真驗(yàn)證。設(shè)定每通道的采樣速率為4 Gs/s，四通道的總采樣率為16 Gs/s。仿真過程中輸入的標(biāo)準(zhǔn)正弦信號頻率為1 GHz，第i個通道的增益誤差為gi，偏置誤差為oi,時間誤差為Δti,設(shè)θi=Δti/fs，此處用θi來表示時間誤差。取各通道誤差分別為:[g1o1θ1]=[0.98 -0.005 0.01];[g2o2θ2]=[0.99 -0.01 0.02];[g3o3θ3]=[1.01 0.005 0.04];[g4o4θ4]=[1.02 0.01 0.06]。根據(jù)正弦擬合算法，可以估算出各通道的偏置誤差、增益誤差和時間誤差。在此引入隨機(jī)誤差，隨機(jī)誤差按照正態(tài)分布(0，0.001)隨機(jī)產(chǎn)生，每通道采樣點(diǎn)數(shù)為2 048，重復(fù)計算100次取其平均值。表1～表3為通道誤差的仿真結(jié)果，可以看出:基于最小二乘的正弦擬合估算方法具有較高的精確度和收斂性，相對誤差基本在1%以內(nèi)，滿足精度要求。

表1 三參數(shù)擬合偏置誤差仿真

表2 三參數(shù)擬合增益誤差仿真

表3 三參數(shù)擬合時間誤差θi仿真

4 結(jié)束語

基于分時采樣原理的4通道數(shù)據(jù)采集系統(tǒng)能有效地提高系統(tǒng)的采樣率。然而若要獲得較好的輸出，必須提供精度較高的差相采樣時鐘和減小系統(tǒng)固有的通道誤差的影響。在時鐘方面，本文通過PCB層面的蛇行走線實(shí)現(xiàn)了較好的4通道等差相位時鐘。在通道誤差的估算方面，采用改進(jìn)的4參數(shù)擬合可以快速地估算到較為準(zhǔn)確的輸入頻率和通道誤差。