張登軍，逯釗琦

(珠海博雅科技有限公司，廣東 珠海 519080)

隨著嵌入式市場(chǎng)的高速發(fā)展，存儲(chǔ)器芯片被廣泛應(yīng)用于手機(jī)、數(shù)碼相機(jī)、硬盤和超級(jí)筆記本等設(shè)備的代碼和程序存儲(chǔ)。應(yīng)用環(huán)境差異很大，大規(guī)模集成電路面臨的一個(gè)普遍的可靠性問題,其中失效比例至少35%的芯片是由ESD失效導(dǎo)致的[1]，多數(shù)是人為因素所形成[2]，因此必須在芯片管腳添加ESD保護(hù)電路[3]。目前國(guó)內(nèi)存儲(chǔ)器工藝發(fā)展到了28 nm,隨著工藝特征尺寸的不斷縮小，集成電路的器件柵氧厚度越來越薄，MOS 管能承受電壓和電流也越來越小，因此從每個(gè)管腳提高芯片的抗ESD 能力，需要在每個(gè)管腳上放置了合適的ESD保護(hù)電路，通過芯片內(nèi)部ESD電路保護(hù)芯片內(nèi)部器件避免被破壞[4]，同時(shí)需要在全芯片電源和地直接放置合適的ESD 保護(hù)電路，及時(shí)泄放芯片電源和地上面的靜電，實(shí)現(xiàn)對(duì)全芯片管腳的靜電保護(hù)。CMOS電路的ESD潛在損傷本質(zhì)上就是一種失效，本文提出在芯片經(jīng)過ESD測(cè)試以后，通過EMMI和OBIRCH定位，借助SEM(電子顯微鏡)，確定芯片失效位置，結(jié)合芯片版圖設(shè)計(jì)，分析ESD失效機(jī)理，制定FIB修改方案，再次ESD測(cè)試確認(rèn)。

1 靜電保護(hù)電路

分析的對(duì)象是采用傳統(tǒng)靜電保護(hù)電路結(jié)構(gòu)的設(shè)計(jì)，如圖1所示。靜電保護(hù)電路一般設(shè)計(jì)在芯片的管腳旁邊，靜電保護(hù)電路由反相器輸出驅(qū)動(dòng)管構(gòu)成。本文提出了一種納米級(jí)存儲(chǔ)器芯片的ESD的物理失效分析方法，具體流程：(1)全ESD測(cè)試方案；(2)分析測(cè)試結(jié)果；(3)定制ESD測(cè)試方案；(4)EMMI和SEM定位失效位置；(5)分析比較失效點(diǎn)和版圖關(guān)系；(6)制定FIB版圖修改方案；(7)FIB后芯片全芯片再測(cè)試。

圖1 傳統(tǒng)靜電保護(hù)電路圖和版圖

2 靜電保護(hù)電路的版圖構(gòu)造

1989年T.Polgreen和P.Chatterjee解釋了硅化叉指MOSFET的非均勻電流[5]，對(duì)集成電路ESD電路的改進(jìn)和版圖設(shè)計(jì)提出了指導(dǎo)性的理論依據(jù)，如圖2所示是本文采用的靜電保護(hù)電路的版圖構(gòu)建，為了防止PMOS和NMOS形成閂鎖效應(yīng)[6]，一是版圖級(jí)防閂鎖措施，包括：加粗電源線和地線，合理布局電源接觸孔，減小橫向電流密度和串聯(lián)電阻；增加多子保護(hù)環(huán)或少子保護(hù)環(huán)，多子保護(hù)環(huán)主要可以減少襯底電阻和阱電阻，少子環(huán)則可以預(yù)先收集少子，減小橫向NPN三極管的口值，從而達(dá)到減小閂鎖效應(yīng)的目的[7]。另一種是工藝級(jí)防閂鎖措施，包括：降低少數(shù)載流子的壽命，以減少寄生雙極型晶體管的電流增益，一般使用金摻雜或中子輻射技術(shù)；將器件制作于重?fù)诫s襯底上的低摻雜外延層中，重?fù)诫s襯底提供一個(gè)收集電流的高傳導(dǎo)路徑，降低了襯底電阻，若在阱中加入重?fù)诫s的p+埋層，又可降低阱電阻[8]；使用淺溝槽隔離(Shallow Trench Isolation，STI)工藝，以此減小橫向NPN管的口值，并從物理層面抑制PNP管與NPN管的耦合%使用絕緣體上硅(Silicon on Insulator，SOI)技術(shù)，由于絕緣層的存在，阻斷了PNPN結(jié)構(gòu)的放電通路，從根本上避免了閂鎖的形成[9]，具體在版圖的NMOS周圍增加了p+接地環(huán)和NW電源環(huán)，設(shè)計(jì)原理：當(dāng)PAD 與VDD或者GND發(fā)生ESD的時(shí)候，PAD通過PMOS和NMOS的寄生二極管或者寄生三極管形成泄放通路，從而泄放ESD電荷，實(shí)現(xiàn)保護(hù)ESD的目前，如圖2所示，n+(漏端) -p+(襯底) -n+(源端) 形成寄生NPN, 同樣n+(漏端) -p+(襯底) -NW(NW ring)也形成寄生NPN[10]，當(dāng)PAD對(duì)VCC打負(fù)電壓時(shí)候，同樣n+(漏端) -p+(襯底) -NW(NW ring)寄生NPN被觸發(fā)，因此在這個(gè)路徑中將匯總較大的電流，要求在版圖設(shè)計(jì)中，需要增加NW ring接到電源上面的導(dǎo)線的寬度。

圖2 靜電保護(hù)電路的版圖構(gòu)造

3 ESD電路測(cè)試

1993年ESD聯(lián)合會(huì)發(fā)表了半導(dǎo)體器件測(cè)試的人體模型(HBM)[11]，該模型被廣泛接受，在其它多個(gè)標(biāo)準(zhǔn)中被采用。1994年ESD聯(lián)合會(huì)發(fā)表了半導(dǎo)體器件測(cè)試的機(jī)器模型(MM)[12]。1995年Sematech建立ESD工作組以從事ESD的策略規(guī)劃，解決了ESD標(biāo)準(zhǔn)、ESD技術(shù)路線和測(cè)試設(shè)備。1997年ESD聯(lián)合會(huì)期間測(cè)試標(biāo)準(zhǔn)委員會(huì)頒布了第一份充電器件模型(CDM)[13]。為了驗(yàn)證芯片ESD電路的有效性，首先芯片的ESD測(cè)試方案， 將芯片的放電測(cè)試組合分成輸入/輸出 -VDD/VSS, 輸入/輸出 - 輸入/輸出，VDD-VSS, 對(duì)于HBM靜電測(cè)試，測(cè)試所有以上的組合，并且分別測(cè)試正向和反向ESD電壓。測(cè)試后，芯片部分管腳發(fā)生短路，同時(shí)芯片的靜態(tài)待機(jī)功耗增加很多，為了進(jìn)一部分確認(rèn)芯片ESD失效原因，進(jìn)一步細(xì)化了ESD測(cè)試方案，具體方案如表1所示，測(cè)試方案1目的：檢驗(yàn)每個(gè)管腳對(duì)電源放電的ESD放電能力；測(cè)試方案2目的：檢驗(yàn)每個(gè)管腳對(duì)芯片地放電的ESD放電能力；測(cè)試方案3目的：抽樣檢測(cè)芯片I/O到I/O的ESD放電能力；實(shí)驗(yàn)結(jié)果表明，芯片的2腳和3腳在對(duì)VCC放負(fù)靜電時(shí)候容易發(fā)生Fail, 初步不能排除I/O到I/O的Fail是否和VCC負(fù)放電有關(guān)系，因此，按照本文提出的ESD分析流程，安排對(duì)表1測(cè)試過的芯片進(jìn)行EMMI亮點(diǎn)追蹤，在圖4發(fā)現(xiàn)芯片的管腳旁邊有亮點(diǎn)，EMMI亮點(diǎn)追蹤是分析半導(dǎo)體器件失效和可靠性的常用技術(shù)，感測(cè)來自器件的不同部分的光子發(fā)射給出故障和高電流密度區(qū)域的指示[14]。進(jìn)一步安排芯片做SEM分析，發(fā)現(xiàn)芯片第二金屬連線燒斷，根據(jù)這個(gè)問題，結(jié)合上面的靜電保護(hù)電路的版圖構(gòu)造，推斷當(dāng)芯片管腳2和VCC打負(fù)ESD脈沖時(shí)，芯片的n+(漏端) -p+(襯底) -NW(NW ring)形成一個(gè)寄生NPN三極管，當(dāng)應(yīng)力電壓達(dá)到漏極的雪崩擊穿等級(jí)時(shí)，電流開始流出；當(dāng)電流足夠大時(shí)，晶體管漏極、源極、襯底形成的寄生雙極晶體管導(dǎo)通，所以這個(gè)通路上會(huì)有較大電流產(chǎn)出，通路上的走線需要能夠承受這個(gè)電流。通過檢查版圖發(fā)現(xiàn)，這個(gè)通路上面的金屬是0.4 μm，經(jīng)電流密度計(jì)算，這個(gè)金屬大約可以通過1 mA電流，但是在ESD發(fā)生時(shí)瞬間電流約為1.44 A，因此容易造成連線燒毀。

表1 ESD HBM測(cè)試方案

圖3 ESD測(cè)試電流電壓曲線

圖4 靜電保護(hù)電路失效位置圖

4 ESD全芯片再測(cè)試

為了芯片F(xiàn)IB后的方案滿足系統(tǒng)的ESD能力要求，再次將芯片放電測(cè)試組合分成輸入/輸出-VDD/VSS，輸入/輸出-輸入/輸出，VDD-VSS，對(duì)于HBM靜電測(cè)試，測(cè)試所有上述組合，并且分別測(cè)試正向和反向ESD電壓。通過TLP曲線觀察ESD的能力和雪崩擊穿的電壓值，1993年高速傳輸脈沖(VF-TLP)ESD測(cè)試系統(tǒng)[15]，該系統(tǒng)被廣泛用于ESD測(cè)試，通過捕捉整個(gè)放電過程中的電流/電壓，來還原器件在HBM脈沖下的行為[16]，如圖5所示，ESD的測(cè)試結(jié)果通過2 000 V，完成滿足系統(tǒng)對(duì)芯片的靜電保護(hù)要求。

圖5 ESD 保護(hù)電路TLP測(cè)試曲線(FIB后)

表2 全芯片ESD HBM測(cè)試結(jié)果

5 結(jié)束語(yǔ)

本文提出的納米級(jí)存儲(chǔ)器芯片ESD的物理失效分析方法和流程，通過芯片實(shí)驗(yàn)結(jié)果表明，本流程具有良好的可靠性，能夠有效定位ESD失效的位置和失效路徑，特別適用于納米級(jí)存儲(chǔ)器芯片ESD失效分析，同時(shí)為其他集成電路芯片ESD保護(hù)電路的設(shè)計(jì)提供了參考。