郭昭利 張哲 曾健 王彥博 段品凡 王穎

摘要：為實現(xiàn)智能交通控制燈的功能，以FPGA應(yīng)用設(shè)計為基礎(chǔ)，使用Verilog HDL 語言編寫并且使用Quartus Ⅱ進行仿真。本設(shè)計包含主控模塊、電源模塊、時鐘模塊、LED顯示模塊，實現(xiàn)設(shè)計功能且驗收效果良好。

關(guān)鍵詞：FPGA；Verilog；Quartus Ⅱ

中圖分類號：TP311 文獻標識碼：A 文章編號：1009-3044（2019）06-0252-01

在當今社會上，車流量的高速增長，加重了交通安全事故的發(fā)生，人、車、路三者之間的協(xié)調(diào)關(guān)系成為交通部門首要難題。而一個智能控制的交通燈能有效地控制車流量，減少交通事故的發(fā)生。

1 原理

1.1 FPGA簡介

FPGA（Field-Programmable Gate Array），即現(xiàn)場可編程門陣列，它于80年代中期Xilinx推出，是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。FPGA是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA以并行運算為主，以硬件描述語言來實現(xiàn)；相比于PC或單片機（無論是馮諾依曼結(jié)構(gòu)還是哈佛結(jié)構(gòu)）的順序操作有很大區(qū)別，F(xiàn)PGA開發(fā)需要從頂層設(shè)計、模塊分層、邏輯實現(xiàn)、軟硬件調(diào)試等多方面著手。

1.2 主控模塊介紹

主控模塊使用Verilog HDL 語言編寫，并用Quartus Ⅱ仿真，模擬交通十字路口的紅綠燈使用情況。

2 總體設(shè)計

3 仿真

主控模塊為整個設(shè)計的核心，其仿真圖如下：

上圖CPA為分頻器輸出1秒的時鐘脈沖，CPB在5個時鐘脈沖后置1，并累加一次。此時執(zhí)行狀態(tài)0：R2、G1為1，其他為0，持續(xù)4個CPB脈沖；當CPB第5個脈沖來臨時，執(zhí)行狀態(tài)1：R2為1，G1閃爍，其他為0，持續(xù)1個CPB脈沖；當CPB第6個脈沖來到，執(zhí)行狀態(tài)2：R2、Y1為1，其他為0，持續(xù)1個CPB脈沖；當CPB第7個脈沖來到，執(zhí)行狀態(tài)3：G2、R1為1，其他為0，持續(xù)4個CPB脈沖；當CPB第11個脈沖來到時，執(zhí)行狀態(tài)4：R1為1，G2閃爍，其他為0，持續(xù)1個CPB脈沖；當CPB第12個脈沖來臨時，執(zhí)行狀態(tài)5：Y2、R1為1，其他為0，持續(xù)1個CPB脈沖，后返回狀態(tài)1重復(fù)執(zhí)行。

4 驗收

根據(jù)設(shè)計要求交通控制系統(tǒng)的各個干道都有紅綠黃三色指示燈，并實現(xiàn)其交替閃爍，其中東西方向干道用R1、Y1、G1示意，南北方向干道用R2、Y2、G2示意驗收表如下：

5 總結(jié)

本設(shè)計采用Verilog HDL 語言編寫，進行分層設(shè)計，實現(xiàn)紅綠黃三種指示燈的交替點亮。通過本次的學習我進一步加深了對電子產(chǎn)品設(shè)計的了解。并能夠較為熟練地對QuartusII軟件進行操作。在編寫程序的過程中，雖然遇到了很多問題，但通過與同學探討和請教老師，最終成功地把問題都解決了，并加深了對交通燈原理和設(shè)計思路的認知。同時也掌握了做課程設(shè)計的一般流程，為以后的設(shè)計積累了一定的經(jīng)驗?？傊?，通過本次的設(shè)計，較系統(tǒng)地了解EDA技術(shù)，收獲頗大，對軟件編程、調(diào)試排錯及相關(guān)儀器設(shè)備的使用等方面得到較全面的鍛煉與提高。

參考文獻：

[1] 陳賾，鄒道勝，朱如琪.CPLD/FPGA與ASIC設(shè)計實踐教程[M].2版.北京：科學出版社，2010.

[2] 蔣小燕，俞偉鈞，張立臣.EDA技術(shù)及VHDL[M].南京：東南大學出版社，2008.

[3] 吳延海.EDA技術(shù)及應(yīng)用[M].陜西：西安電子科技大學出版社，2012.

【通聯(lián)編輯：唐一東】