文/馮肖雄 邱超

IP化是未來網(wǎng)絡(luò)和業(yè)務的發(fā)展趨勢，在全網(wǎng)IP化的過程中，將存在一個長期的過渡過程，在此過程中，通信網(wǎng)絡(luò)中將同時存在多種業(yè)務形式，如TDM、ATM、IP、Ethernet業(yè)務等，這些業(yè)務對于承載網(wǎng)絡(luò)的要求與傳統(tǒng)的IP業(yè)務有所不同，對IP承載網(wǎng)絡(luò)提出了挑戰(zhàn)。以TDM為例，傳統(tǒng)網(wǎng)絡(luò)（PDH/SDH）在傳送TDM業(yè)務（如E1/T1）的同時，可以準確傳送時鐘信息，同時TDM業(yè)務對時延和抖動都有嚴格的要求，這些都對全IP化的承載網(wǎng)絡(luò)提出了新的要求。由于運營商對于TDM/ATM等各種傳統(tǒng)業(yè)務設(shè)備及資源都有大量的投資，不可能在短期內(nèi)全部放棄，因此必須尋求解決方案，將這些傳統(tǒng)業(yè)務用新技術(shù)承載。

PWE3技術(shù)應運而生，成為為解決傳統(tǒng)通信網(wǎng)絡(luò)與IP承載網(wǎng)絡(luò)結(jié)合而提出的方法之一。

1 算法原理

PWE3業(yè)務中時鐘恢復算法分為DCR和ACR兩種模式算法，這里著重介紹DCR算法。

DCR算法：

DCR算法通過上游向下游傳遞時間戳或傳遞正負調(diào)整的方式來實現(xiàn)時鐘恢復，該算法要求上下游鎖定相同的高精度時鐘源PRC。

當使用傳遞時間戳模式時，上游發(fā)送側(cè)將時間戳信息打入PWE3報文的RTP字段，下游接收側(cè)提取PWE3報文的時間戳，得到相鄰兩個PWE3報文的時間戳差，由此計算出C12復幀間隔的有效比特數(shù)，結(jié)果與正常無調(diào)整時的1024BIT比較得到該C12復幀周期內(nèi)的正負調(diào)整方式，用以完成SDH組幀。

當使用傳遞正負調(diào)整方式時，上游發(fā)送側(cè)將碼速調(diào)整方式的累加值信息打入PWE3報文的RTP字段，反向直接得到正負調(diào)整方式完成組幀。

2 時鐘恢復算法實現(xiàn)結(jié)構(gòu)

DCR時鐘恢復算法的原理是根據(jù)cesp_drop_recover模塊提取的報文標識脈沖ces_pack_pulse_in、報文端口號ces_pack_port_in、報文序列號ces_pack_seqid_in和報文中攜帶的時間戳ces_pack_timestamp_in等信息，恢復出每個C12復幀對應的碼速調(diào)整方式vc_pdh_adjust_mod_out。

DCR算法的時間戳在PWE3報文傳遞是通過比特調(diào)整模式進行的。

傳遞bit調(diào)整模式：

當傳遞bit調(diào)整模式時，在進行PWE3封裝時，每讀出一個E1幀，就將該幀對應的bit調(diào)整數(shù)進行累加，即相鄰兩個PWE3報文的調(diào)整數(shù)的差值是后一個PWE3報文中級聯(lián)E1幀的bit調(diào)整的累加值。反向直接提取出相鄰兩個PWE3報文的差值，正調(diào)整為0、1、2...，負調(diào)整為0xffff、0xfffe、0xfffd...。

最后將VC通道號和時鐘調(diào)整值寫入FIFO中，當使能傳遞時鐘周期模式時，寫入FIFO的數(shù)據(jù)是一個period內(nèi)的調(diào)整方式，當使能傳遞bit調(diào)整方式時，寫入FIFO的數(shù)據(jù)是一個PWE3報文內(nèi)的調(diào)整方式。從FIFO中讀出調(diào)整方式并累加，即得到從初始報文開始的bit調(diào)整方式累加值，并寫入dcr_bit_adjust_ram中緩存，sdh_gen模塊生成VC4總線協(xié)議格式，在j1v5有效時從RAM中讀取bit調(diào)整方式累加值，若為正值，輸出該2KHz復幀的bit調(diào)整方式為正調(diào)整，vc_pdh_adjust_mod_out=2’b01，RAM中的調(diào)整方式減1；若為負值，則輸出2KHz復幀的bit調(diào)整方式為負調(diào)整，vc_pdh_adjust_mod_out=2’b10，RAM中的調(diào)整方式加1；若為0，vc_pdh_adjust_mod_out=2’b00，無調(diào)整。

3 結(jié)論

針對PWE3業(yè)務中非常重要的時鐘恢復模塊，本文提出了一種VLSI實現(xiàn)結(jié)構(gòu)，并詳細介紹了DCR時鐘恢復模式下的時序工作細節(jié)，將該部分算法進行VLSI設(shè)計，并FPGA上板調(diào)試后，該算法映射的電路結(jié)構(gòu)具有低功耗、高工作效率以及超強穩(wěn)定性的特點，有很大商業(yè)價值。