陳田 左永生 安鑫 任福繼

摘 要：針對超大規(guī)模集成電路（VLSL）的發(fā)展過程中測試數(shù)據(jù)量增加的問題，提出了一種基于三態(tài)信號的測試數(shù)據(jù)壓縮方法。首先，對測試集進行優(yōu)化預處理操作，即對測試集進行部分輸入精簡和測試向量重排序操作，在提高測試集中無關位X的比例的同時，使各測試向量之間的相容性提高;隨后，對預處理后的測試集進行三態(tài)信號編碼壓縮，即利用三態(tài)信號的特性將測試集劃分為多個掃描切片，并對掃描切片進行相容編碼壓縮，考慮多種相容規(guī)則使得測試集的壓縮率得到提高。實驗結果表明，與同類壓縮方法相比，所提的方法取得了較高的壓縮率，平均測試壓縮率達到76.17%，同時測試功耗和面積開銷也沒有明顯增加。

關鍵詞：測試數(shù)據(jù)壓縮;三態(tài)信號;相容壓縮;掃描切片;自動測試設備

中圖分類號： TP391. 7（機器輔助技術）

文獻標志碼：A

Abstract： Focusing on the increasing amount of test data in the development of Very Large Scale Integration （VLSI）， a test data compression method based on tri-state signal was proposed. Firstly， the test set was optimized and pre-processed by performing partial input reduction and test vector reordering operations， improving the compatibility among test patterns while increasing the proportion of dont-care bit X in the test set. Then， the coding compression of tri-state signal was performed to the pre-processed test set， so that the test set was divided into multiple scan slices by using the characteristics of tri-state signal， and the tri-state signal was used to perform compatible coding compression on the scann slices. With various test rules considered， the test set compression ratio was improved. The experimental results show that， compared with the similar compression methods， the proposed method achieves a higher compression ratio， and the average test compression ratio reaches 76.17% without significant increase of test power and area overhead.

Key words： test data compression; tri-state signal; compatible compression; scan slice; Automatic Test Equipment （ATE）

0 引言

隨著超大規(guī)模集成電路（Very Large Scale Integration， VLSI）產業(yè)的高速發(fā)展，集成電路芯片中晶體管的數(shù)量在不斷地增長，為了確保芯片的故障覆蓋率，測試數(shù)據(jù)量也相應地增加，這對自動測試設備（Automatic Test Equipment， ATE）的存儲容量及帶寬的大小提出了一定的挑戰(zhàn)。更多的測試數(shù)據(jù)意味著測試時間和測試功耗的增加，而ATE的成本、測試時間和測試數(shù)據(jù)量等是造成整個測試成本增加的主要因素。

測試數(shù)據(jù)壓縮技術可以有效應對測試數(shù)據(jù)增加問題[1]?；诰幋a的壓縮方法是測試數(shù)據(jù)壓縮技術中非常重要的一類，可以較好地與設計流程兼容。該方法首先將預計算的測試集編碼為更小的數(shù)據(jù)集，再將壓縮后的數(shù)據(jù)集存儲在ATE中，在測試時，壓縮集通過ATE和芯片之間的通信通道進入芯片，然后經(jīng)過芯片上的解壓縮結構生成與原始測試數(shù)據(jù)相容的測試向量。通常，預計算的測試集一般包括0、1和無關位X，稱之為測試立方集。而傳統(tǒng)壓縮方法是將測試立方集編碼為以邏輯值0和1表示的編碼數(shù)據(jù)，最開始提出的有哈夫曼編碼（Huffman Codes）[2]、FDR碼（Frequency-Directed Run-length Codes） [3]等傳統(tǒng)編碼方法，但該類方法取得的壓縮效果并不顯著。后來，文獻[4]提出通過增加鏡像參考向量以提高相容性來對測試集進行壓縮;文獻[5]提出對測試集進行多次壓縮以提高壓縮率，但多次壓縮導致解壓結構面積開銷增大。上述這些傳統(tǒng)方法僅考慮到二值信號的壓縮，然而ATE不僅支持0、1信號的數(shù)據(jù)傳輸，同時也支持高阻態(tài)信號（Hi-Z）的傳輸[6]，這就為編碼壓縮方法提供了一個新思路，對測試立方集以三值邏輯進行編碼，并將壓縮后包含三態(tài)信號的壓縮集存儲在ATE上。以這樣的方式存儲的信息，只需要在芯片上利用一個將三態(tài)信號轉為二值邏輯的結構，再與合適的解壓結構結合，就可以實現(xiàn)一種基于三態(tài)信號的編碼方式。文獻[7]提出一種基于字典的三態(tài)信號編碼方法，但該方法并未考慮到測試向量間的相關性聯(lián)系，未能針對此方面進行優(yōu)化。

為了解決傳統(tǒng)測試數(shù)據(jù)壓縮方法只能利用二值信號進行編碼，同時在已有基于三態(tài)信號編碼中未能針對測試向量之間關聯(lián)性作出相應優(yōu)化等問題，本文提出了一種基于三態(tài)信號編碼的測試數(shù)據(jù)相容壓縮方法。為了取得良好的壓縮效果，該方法考慮測試向量之間的相關性，首先對測試立方集進行預處理操作，利用部分輸入精簡和測試向量重排序提高測試集的相容性;隨后，再使用三態(tài)信號編碼對測試集進行了三態(tài)信號相容壓縮，編碼時根據(jù)測試向量之間關系，結合三態(tài)信號可以提高可攜帶信號量的特性，設計多種相容類型進行編碼，在測試功耗及面積開銷未有明顯增加的情況下，提高了測試數(shù)據(jù)的壓縮率。

1 基于三態(tài)信號的編碼方法

本文方法的壓縮結構框架如圖1所示。首先，對自動測試向量生成（Automatic Test Pattern Generation， ATPG）產生的原始數(shù)據(jù)集進行優(yōu)化預處理操作;然后，對數(shù)據(jù)集進行三態(tài)相容編碼壓縮;在片上解壓測試階段，在ATE上存儲的編碼通過一個三態(tài)檢測電路來進行三態(tài)信號和二進制數(shù)值的轉換，再通過設計的編碼解壓器對傳入到芯片中的數(shù)據(jù)進行解壓測試，隨后將捕獲到的測試激勵傳回至ATE中。

1.1 三態(tài)信號

大多數(shù)芯片內部的邏輯電路無法識別和處理高阻態(tài)信號，但文獻[6]中提出ATE可以支持高阻態(tài)信號的傳輸，因此，在基于三態(tài)編碼的方案中，關鍵是如何在芯片上檢測到三態(tài)信號，并將包含三態(tài)輸入信號的數(shù)據(jù)重新轉換成只包含0、1的測試數(shù)據(jù)。文獻[8]提出了一種三態(tài)信號檢測電路，但該電路的硬件開銷較大，不能應用于本文所提出的方法中。隨后，文獻[9]提出了另外一種只包含6個晶體管的三態(tài)信號檢測電路，該三態(tài)輸入檢測電路如圖2所示，此電路有一個三態(tài)信號輸入端口和兩個二進制輸出端口，可以為三種輸入信號狀態(tài)中的每一種產生唯一的二進制輸出;同時，該電路面積開銷和復雜性都很小，并且該電路的二進制輸出可以很容易地與解壓電路的控制模塊相結合。故本文選擇此三態(tài)檢測電路用于解壓結構中，并結合其他邏輯門將三態(tài)信號應用于測試數(shù)據(jù)的解壓縮流程中，表1給出了此三態(tài)檢測電路的真值表。

1.2 測試集優(yōu)化預處理

通過ATPG得到的確定測試集中通常含有大量無關位X，對這些測試向量進行相容性壓縮，將在一定程度上減少測試數(shù)據(jù)量[10]。而測試集中的無關位X的比例越高，測試集中的相鄰測試向量的相容性就越高，這就為測試數(shù)據(jù)壓縮前的預處理提供了理論依據(jù)。在本文采取的優(yōu)化預處理步驟中，共分為部分輸入精簡操作和測試向量重排序操作兩部分。

由于本文采用相容壓縮方法，測試集中無關位X的比例越高，后續(xù)壓縮處理和功耗處理取得的效果越好，故本文采用輸入精簡方法對測試集進行優(yōu)化。傳統(tǒng)輸入精簡[11]是一種通過檢測被測電路相容或反向相容輸入并對其進行合并處理的方法。該方法雖然可以壓縮測試集，但存在著如下問題：該方法在對測試集進行合并處理時會造成電路布線難度呈線性提高，同時測試功耗也會相應地提高?？紤]到上述問題，本文決定采用部分輸入精簡方法有選擇性地利用電路相容和反向相容，盡可能地提高電路無關位X位的比例，使之有利于三態(tài)信號相容壓縮，同時布線難度和功耗沒有大幅度提升。如圖3所示，使用傳統(tǒng)輸入精簡可以將6條掃描切片壓縮至1 條;而綜合考慮布線難度和功耗的部分輸入精簡方法有選擇性地選擇第1、2和6條掃描切片，將掃描切片壓縮至3條，此時無關位X的比例從50%上升至58%。

根據(jù)本文編碼規(guī)則，相鄰測試向量之間的海明距離越小，它們之間可相容的概率就越高，壓縮處理的效果就越好。為了使測試集的相鄰測試向量可以有更高的相容性，本文使用測試向量重排序方法來進行優(yōu)化。本文提出的方法是通過調整各條測試向量的位置來尋找最優(yōu)相鄰測試向量排序，使得調整后的相鄰測試向量間的總海明距離最短，這樣可以最大限度提高各條相鄰測試向量之間的相容性。求解該最優(yōu)測試向量排序問題可以抽象為一個旅行商問題（Travelling Salesman Problem， TSP），通過啟發(fā)式算法能在可接受的范圍內求得相對最優(yōu)解。該排序問題的具體模型如下：將測試集中每個測試向量看作是圖的一個端點，測試向量之間的海明距離看作是端點之間的權值，可以通過這些權值構建一個鄰接矩陣;圖中路徑的含義是各條測試向量的排列順序，路徑距離的含義是測試向量跳變時的海明距離，路徑的選擇目標是得到所有路徑之中的跳變最小值，通過計算得出的路徑可以獲得一個近似最優(yōu)的測試集。由于構建的模型數(shù)據(jù)量較大，而遺傳算法（Genetic Algorithm， GA）具有較強的全局搜索能力，所需計算時間較少，故本文選用遺傳算法（GA）作為求解該問題的方法。

1.3 測試數(shù)據(jù)相容壓縮方法

1.3.1 基本掃描切片相容類型

根據(jù)測試數(shù)據(jù)相容壓縮方法思想，本文設置一個參考掃描切片作為基準向量，通過掃描切片與參考掃描切片相容時的不同相容關系來對測試集進行基于三態(tài)信號的編碼。掃描切片相容是指相鄰掃描切片之間滿足相容性關系。對于任意兩條N位的掃描切片xi：（x1，x2，…，xN）和yi：（y1，y2，…，yN），當xi與yi的值相同或者它們中至少有一個是無關位X時，則稱這兩條掃描切片正向相容;當xi與yi的值完全相反或者它們中至少有一個是無關位X時，則稱這兩條掃描切片反向相容;同時，測試向量劃分為更小的掃描切片后，有大量的只包含無關位X和1/0的掃描切片或者全為無關位X的掃描切片，將這些切片劃分為全零或全一相容掃描切片。

1.3.2 特殊掃描切片相容類型

在上述測試集優(yōu)化預處理過程中，發(fā)現(xiàn)許多掃描切片之間的海明距離實際上很小。如在掃描切片的長度為8位的情況下，不相容的兩個掃描切片之間海明距離的均值在1～2。在上述基礎上，對選用掃描切片間一位或者兩位不同作為一個掃描切片相容的類型給出數(shù)學上的理論分析。對于兩個給定長度N位的任意掃描切片A和任意掃描切片B，假設0、1、X的概率分別為P0、P1和PX。

1.3.3 三態(tài)編碼表編碼規(guī)則

根據(jù)上述掃描切片相容類型，基于哈夫曼編碼原理，本文對掃描切片與參考切片各種相容類型情況的出現(xiàn)頻率進行統(tǒng)計，構造出基于三態(tài)電路的測試數(shù)據(jù)相容壓縮編碼方法。如表2所示，對于長度為N的掃描切片，當掃描切片與參考切片為全零或全一掃描切片時，選擇“0”或“Z0”作為編碼值;當掃描切片與參考切片完全不相同時，選擇“1”加原始掃描N位掃描切片作為編碼值;當掃描切片與參考切片全相容或者反向相容時，選擇“ZZ0”或“ZZ1”作為編碼值;對于上述一位不同特殊情況時，選擇“Z1”和一位不同位置的編碼作為編碼值。

1.3.4 三態(tài)編碼表編碼流程

設置Si表示當前掃描切片，Ri表示參考切片，假設每個掃描切片的位數(shù)為8位，Ci為編碼結果，本文的基于三態(tài)信號測試數(shù)據(jù)相容壓縮編碼過程如下：

1）初始化參考向量R0為“00000000”。

2）將當前向量Si與全零、全一進行相容比對，如果與全零、全一相容，則將參考切片改為相應的全零、全一切片，編碼結果為0或Z0;如果與全零、全一不相容，則轉至步驟3）。

3）將當前參考向量Ri與當前向量Si進行相容比對，如果為不相容則轉至步驟4）;如果為相容，則編碼結果為ZZ0，并且參考向量Ri+1=Ri&Si;如果為“反向相容”，則編碼結果為ZZ1，同時參考向量Ri+1=（～Ri） & Si;如果為一位不同，則編碼結果為Z1加上那一位不同的位數(shù)的二進制編碼，同時參考向量Ri+1 不變。

4）當相容比對的結果為不相容時，編碼結果為1加Si的值 ，同時參考向量Ri+1=Si。

本文以表3作為示例介紹編碼的過程。編碼開始，參考切片初始化為00000000，掃描切片S1=0XXXX1X1，參考切片R1為00000000，掃描切片與參考切片不相容，將參考切片R2更新為S1，同時編碼結果C1為100000101;隨后，掃描切片S2=XXX1XXX1，為全一掃描切片，故編碼為Z0，同時將參考切片R3更新為S2;隨后，掃描切片S3=XX00XXXX，為全零掃描切片，故編碼為0，同時將參考切片R4更新為S3;隨后，S4=1XX11X00，與參考切片R4相比為不相容，故將參考切片R5更新為S4，同時編碼為110011000;隨后，S5=1XX110XX，與參考切片R5全相容，故參考切片R5不變，同時編碼為ZZ0;隨后，S6=00XX1X0X，與參考切片R6相比為一位不同的狀態(tài)，故參考切片R6不變，同時編碼為Z1000;隨后，S7=0X1X0XX1，與參考切片R7相比為反向相容的狀態(tài)，故將參考切片更新為S7，同時編碼為ZZ1;最后，S8=011XX101，與參考切片R8相比為一位不同的狀態(tài)，故編碼為Z1110。從表3例子可以看出，未編碼之前測試集的位數(shù)為64位，編碼之后的位數(shù)為37位，測試數(shù)據(jù)得到了壓縮，同時只有兩個不相容的情況需要串行加載，其余的則可以并行加載。

2 解壓結構

本文方法的解壓結構如圖6所示，三態(tài)檢測電路將輸入數(shù)據(jù)轉換為二進制數(shù)據(jù)傳入到有限狀態(tài)機（Finite State Machine， FSM）中，F(xiàn)SM用于測試向量相容壓縮解碼信號控制。信號處理模塊為對從FSM中傳出的控制信號和數(shù)據(jù)進行處理。假設被測電路含有N條掃描鏈，其中參考切片存儲在一個N位的移位寄存器RS1中，一位不同位存儲在一個lb N位的移位寄存器RS2中。當掃描切片與參考切片相容時，把對應的參考切片移入掃描鏈中;當掃描切片與參考切片不相容時，先將掃描切片移入到參考切片中，隨后將替換后的參考切片移入掃描鏈中;當掃描切片與參考切片一位不同時，選擇相應一位不同位進行翻轉，并將翻轉后的參考切片移入掃描鏈中;當掃描切片為全一、全零狀態(tài)時，將參考切片完全填充為全一或全零，再將參考切片移入掃描鏈中。

具體的解壓過程如下：1）當解壓器使能信號“en”為“1”時，“Data_In”端口開始接收數(shù)據(jù)，通過三態(tài)檢測電路得到只包含二進制的數(shù)據(jù)，將其傳入FSM中。2）當掃描切片與參考切片不相容時，參考切片需要更換，此時計數(shù)器CountA中有兩個信號“dec_A”和“shift”，當“dec_A”信號為“1”，“shift”信號為“1”，“se”的信號為“0”，K位計數(shù)器A開始計數(shù)，“Data_RS”端口開始將輸入數(shù)據(jù)移入移位寄存器RS1中。當計數(shù)到N個周期時，“rs_A”的信號將被置為“0”，“dec_a”“shift”“se”的信號值翻轉。此時，一個掃描切片的輸入數(shù)據(jù)已經(jīng)完全移入至參考切片中，同時被測電路的相應數(shù)據(jù)也已經(jīng)移入掃描鏈中。3）如果掃描切片與參考切片完全相容時，則“xor”信號為“1”;反向相容時，“xor”信號為“0”。計數(shù)器CountB中有兩個信號“dec_B”和“shift”信號，如果掃描切片與參考切片一位不同時，“od_shift”信號為“1”，“dec_B”信號為“1”，CountB開始計數(shù)，“Data_RS”端口開始將輸入數(shù)據(jù)移入移位寄存器RS2中。當計數(shù)到lb N個周期時，“rs_B”的信號將被置為“0”，“od_shift”“dec_B”信號值翻轉，同時將“One_Dif”信號值變?yōu)椤?”，“se”信號為“0”，通過譯碼器進行一位不同位的選擇，同時將被測電路的相應數(shù)據(jù)移入掃描鏈中。4）當掃描切片為全零、全一時，“C_Z/O”端口輸出信號為“1”，同時“dec_A”信號為“1”，“shift”信號為“1”，“se”的信號為“0”，K位計數(shù)器A開始計數(shù)，此時“Z/O”端口輸出“0”或“1”代表全零、全一，將輸入數(shù)據(jù)移入RS1中。當計數(shù)到N個周期時，“rs_A”的信號將被置為“0”，“dec”“shift”“se”的信號值翻轉。此時，一個掃描切片的輸入數(shù)據(jù)已經(jīng)完全移入至參考切片中，同時被測電路的相應數(shù)據(jù)也通過控制和狀態(tài)寄存器 （Control and Status Register， CSR）已經(jīng)移入掃描鏈中。

3 實驗與結果分析

為了驗證本文方法的有效性，本文針對ISCAS-89中的基準電路進行實驗，采用Mintest集作為確定測試集。測試壓縮程序在Core i5-3470 3.2GHz CPU、8GB內存PC上使用C++程序設計語言進行實現(xiàn)并解壓。實驗電路的基本信息如表4所示。

從表5可以看出，與已有二值信號壓縮方法相比，本文方法的壓縮率普遍優(yōu)于已有二值信號的壓縮方法;與三態(tài)信號壓縮方法相比，本文方法除s13207電路壓縮率略低于該方法外，其他電路壓縮率明顯優(yōu)于該方法。同時表5中還給出了本文方法優(yōu)化操作前后對比，可以看出，經(jīng)過優(yōu)化預處理操作后的測試集的壓縮率明顯優(yōu)于未經(jīng)優(yōu)化的測試集。本文方法能夠取得較高壓縮率的原因在于：在壓縮前先將測試集進行預處理，提高了測試集中測試向量無關位X的比例，同時經(jīng)過測試向量重排序后的測試集也更有利于相容編碼壓縮;在隨后進行三態(tài)信號編碼時，不僅考慮測試向量直接相容的情況，還考慮了反向相容及一位不同相容的情況，從而提升了壓縮率。

文獻[16]提出了用于度量測試功耗中移位功耗的近似模型，這一方法稱為加權翻轉度量（Weighted Transition Metric， WTM），該方法可以廣泛地用于估計基于串行掃描結構的測試中的功耗。該方法對翻轉的加權值是根據(jù)翻轉在測試模式的位置得到。測試向量移入的功耗WTMi為：

不同方法的面積開銷對比如表7所示。本文利用Synopsys公司的DC（Design Compiler）工具對解壓結構以及相對應的基準電路進行了綜合和分析，面積開銷計算式為：解壓結構面積/基準電路面積*100%。本文方法雖然使用了三態(tài)檢測電路，但是它只由六個晶體管組成，面積開銷較小，其余的電路開銷為控制電路的開銷。

由表7可以看出，與Golomb碼、FDR碼等傳統(tǒng)二值信號壓縮方法的硬件開銷相比，本文方法的電路開銷略有增加，解碼電路的面積開銷大約在MDPRC碼和文獻[5]方法之間;與文獻[7]的三態(tài)信號壓縮方法相比，本文方法的面積開銷也沒有明顯的增加，最多僅高出2.6個百分點左右，在可接受范圍內。

4 結語

針對測試數(shù)據(jù)量增加的問題，本文提出了基于三態(tài)信號測試數(shù)據(jù)的相容壓縮方法。該方法首先對測試集進行預處理，通過進行部分輸入精簡操作和測試向量重排序，在提高測試集中無關位X數(shù)量的同時提高了測試向量之間的相容性;然后，對預處理后的測試集進行三態(tài)相容編碼壓縮，在編碼時通過設置一個參考切片作為參考量，考慮了多種情況下的相容類型，并且考慮到一位不同特殊情況下的相容情況，得到了較高的測試數(shù)據(jù)壓縮率;最后，設計了壓縮方法在片上的解壓結構。實驗結果表明，在沒有過高的面積開銷和測試功耗的情況下，與其他已有壓縮方法相比，本文方法取得了較高的壓縮率。

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