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MEMS工藝對(duì)傳輸線微波性能的影響

2019-09-10 07:22沈國(guó)策顧鵬飛周駿吳璟

沈國(guó)策 顧鵬飛 周駿 吳璟

【摘?要】本文著重闡述了MEMS工藝對(duì)TSV技術(shù)(through silicon via)和平面?zhèn)鬏斁€的影響。首先基于HFSS建立了TSV通孔以及微波傳輸線的理論模型。針對(duì)X波段(10GHz),當(dāng)硅襯底的高度一定時(shí),分析了TSV通孔的半徑大小、信號(hào)孔與屏蔽孔的間距、不同類型的微波傳輸線結(jié)構(gòu)、線寬對(duì)微波集成電路性能的影響。通過優(yōu)化關(guān)鍵的工藝參數(shù),分別得出了性能優(yōu)異的傳輸模型。

【關(guān)鍵詞】TSV技術(shù);CPWG傳輸線;MEMS工藝

1?引言

隨著天線通信,汽車 和軍用電子產(chǎn)品的快速發(fā)展,電路集成正向著多功能、小型化、便攜式、高速度、低功耗和高可靠性的3D集成方向發(fā)展?;谖⒓{米的MEMS加工平臺(tái)可以將元器件的集成推進(jìn)到子系統(tǒng)階段,從而使射頻微系統(tǒng)實(shí)現(xiàn)3D結(jié)構(gòu)的高度集成化。硅基通孔(TSV)和平面?zhèn)鬏斁€的設(shè)計(jì)直接影響著3D集成電路的性能

2?TSV技術(shù)

TSV(through silicon via)技術(shù)是穿透硅通孔技術(shù)的縮寫,一般簡(jiǎn)稱硅通孔技術(shù),是三維集成電路中堆疊芯片實(shí)現(xiàn)互連的一種新技術(shù)和解決方案。由于TSV能夠使芯片在三維方向堆疊的密度最大,芯片之間的互連線最短,外形尺寸最小,并且大大改善芯片和低功耗的性能,成為目前3D集成工藝中最引人注目的一種新技術(shù)。

圖(1)是TSV通孔的三維結(jié)構(gòu)圖,中間的TSV通孔為信號(hào)傳輸線,四周的TSV通孔為信號(hào)屏蔽孔。其中影響TSV電性能的主要參數(shù)有:1、TSV_D(通孔直徑)2、TSV_H(通孔的高度)3、TSV_R_sheild(信號(hào)通孔與屏蔽孔之間的間距)。結(jié)合仿真結(jié)果表明:相同的條件下,硅通孔的高度越大,TSV的插損就越大。當(dāng)TSV_H一定時(shí),在特定的工作頻率下,TSV通孔的直徑和屏蔽孔之間的間距會(huì)存在一個(gè)最優(yōu)值,基本上與coaxial Cable的理論值保持一致。下圖(2)為:TSV_D=30um,TSV_R_sheild=265um,TSV_H=300um時(shí)的仿真結(jié)果,頻率f=2-18GHz內(nèi),S11≤-32dB,S21≥-0.3 dB/cm。

3?微波傳輸線

基于MEMS技術(shù)的微波電路中最常采用的傳輸線結(jié)構(gòu)有:微帶線,共面波導(dǎo)(CPW),共面接地波導(dǎo)(CPWG)。針對(duì)不同的工作頻段和硅襯底的厚度,不同的傳輸線結(jié)構(gòu)會(huì)有不同的線寬和間距,從而影響著電路的微波性能。三種傳輸線的基本結(jié)構(gòu)如圖(3)所示,它是由敷在硅介質(zhì)基片一面上的導(dǎo)體帶(Au)和敷在另一面得接地板構(gòu)成,相應(yīng)的參數(shù)如圖所示:

圖(3)是基于硅介質(zhì)基板的平面?zhèn)鬏斁€結(jié)構(gòu)。在不同的工作頻段,根據(jù)硅襯底的厚度可以采用相應(yīng)的傳輸線結(jié)構(gòu)。通過MEMS 3D集成工藝可以精確的控制傳輸線的線寬和間距,從而保證了傳輸線的真實(shí)拓?fù)浣Y(jié)構(gòu)和仿真模型保持一致。以CPWG傳輸線為例,對(duì)電路性能影響的主要工藝參數(shù)為:線寬W和信號(hào)線與地之間的間距G。在MEMS工藝中,通過調(diào)節(jié)和改變這兩個(gè)參數(shù),可以很好的解決了傳輸線具有高回波損耗,低插損和阻抗匹配的問題。圖(4)采用的傳輸線結(jié)構(gòu)為CPWG,工作頻段為X波段,其它參數(shù)為:W=85um,G=40,硅基高度H=400um,傳輸線長(zhǎng)度L=2000um。頻率f=10GHz,S=-38dB,S=-0.2 dB/cm。

4?結(jié)論

本文分別討論了MEMS工藝對(duì)TSV和微波傳輸線(微帶線、共面波導(dǎo)和接地共面波導(dǎo))對(duì)微波傳輸性能的影響。針對(duì)不同的工作頻段,首先根據(jù)50歐姆的電路阻抗匹配,優(yōu)化微波傳輸線的參數(shù),確立電路的拓?fù)浣Y(jié)構(gòu),最后通過優(yōu)化關(guān)鍵工藝參數(shù)得出性能優(yōu)異的TSV和傳輸線模型。

參考文獻(xiàn):

[1]D.M.Jang,et al.,"Development and evaluation of 3-D SiP with vertically interconnected Through Silicon Vias(TSV),"in 57th Electronic Components and Technology Conference 2007

[2]M.Motoyoshi.Through-silicon via(TSV).Proceedings of the IEEE,2009,97(1):43-48.

[3]朱建.3D堆疊技術(shù)及TSV技術(shù).固體電子學(xué)研究與進(jìn)展,2012

(作者單位:微系統(tǒng)事業(yè)部 南京電子器件研究所)

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