魏一方　田鑫　沈福良　周柯港

【摘 要】在科技發(fā)展迅速的社會，電子產(chǎn)品越來越多，數(shù)字信號的優(yōu)勢在計算機、無線通訊、醫(yī)療等領(lǐng)域體現(xiàn)得越來越明顯。而模擬信號到數(shù)字信號的轉(zhuǎn)變成了各個領(lǐng)域研究的焦點，隨之產(chǎn)生了各種形式的數(shù)模轉(zhuǎn)換器（Analog-to-Digital Converter）。論文設(shè)計了一個4bit 100MS/s的兩步式模數(shù)轉(zhuǎn)換器（Two-Step ADC），運用底極板采樣、格雷碼轉(zhuǎn)換、D-觸發(fā)器延時等技術(shù)設(shè)計減法電路、邏輯組選擇等電路。元件采用65nm CMOS工藝，當輸入信號頻率為100MHz時，輸出信號噪聲失真比（SNDR）為24.55dB。

【Abstract】In the society with the rapid development of science and technology， more and more electronic products are produced， and the advantages of digital signals are more and more obvious in the fields of computer， wireless communication and medical treatment. The conversion from analog signal to digital signal has become the focus of research in various fields， with the emergence of various forms of the analog-to-digital converter （ADC）. In this paper， a 4 bit 100MS/s two-step analog-to-digital converter（Two-Step ADC） is designed. The subtraction circuit and logic group selection circuit are designed by using the techniques of bottom plate sampling， Gray code conversion and D flip-flop delay. The component adopts 65 nm CMOS technology. When the input signal frequency is 100 MHz， the output signal noise distortion ratio （SNDR） is 24.55 dB.

【關(guān)鍵詞】Two-Step ADC;底極板采樣電路;格雷碼;子ADC;減法器電路

【Keywords】Two-Step ADC; bottom-plate sampling circuit; Gray code; sub-ADC; subtractor circuit

【中圖分類號】TN79+2? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?【文獻標志碼】A? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? 【文章編號】1673-1069（2019）09-0164-02

1 工作原理

兩步式模數(shù)轉(zhuǎn)換器（Two-Step ADC）[1]的整體結(jié)構(gòu)是兩個子ADC的串聯(lián)結(jié)構(gòu)，假設(shè)兩個子ADC的有效位數(shù)分別為N1、N2，則總共需要的比較器為2N1+2N2-2，而相同位數(shù)Flash ADC需要2N1+2N2-1個比較器，相對而言數(shù)目大為減少。輸入信號通過底極板采樣電路采樣后保持穩(wěn)定，把信號傳給第一級子ADC進行比較，輸出的溫度計碼通過編碼電路轉(zhuǎn)換成位二進制碼，二進制碼通過邏輯選擇電路和DAC電路控制減法電路，確保在保持周期內(nèi)對穩(wěn)定的保持信號進行減法操作，把減去的信號輸送到第二級ADC進行位解碼。需要延時系統(tǒng)把第一級子ADC的結(jié)果保持到第二級子ADC的工作時間。最后通過D-觸發(fā)器延時第一級子ADC的二進制碼和第二級ADC二級制碼組合輸出。

2 采樣/保持電路（S/H）

采樣/保持電路是整個ADC最前面的電路，負責把模擬信號采入，由于開關(guān)的電荷注入效應(yīng)，單MOS采樣/保持電路很難達到較高的性能，所以本文中采用PMOS和NMOS并聯(lián)結(jié)構(gòu)。為解決開關(guān)的電荷注入效應(yīng)，可以采用底極板采樣技術(shù)。底極板采樣技術(shù)（bottom-plate sampling）指利用開關(guān)的導通時間，使電荷注入與輸入信號無關(guān)，其中涉及控制開關(guān)開斷則是利用了non-overlap clock技術(shù)[2]。電路如圖1所示。

3 子模數(shù)轉(zhuǎn)換器（子ADC）

量化電路分為兩個部分，比較器和轉(zhuǎn)碼器。就比較器而言，多個比較器可以組成得到溫度計碼，而由于溫度計碼不能輸入DAC做減法，也無法控制減法器的開關(guān)，所以需要把溫度計碼輸入編碼電路中轉(zhuǎn)換為二進制碼。編碼電路由組合邏輯電路組成，如圖2所示。編碼過程中，比較器的輸入電壓和基準電壓相差比較小時，會使比較器出現(xiàn)亞穩(wěn)態(tài)狀態(tài)[3]，從而產(chǎn)生數(shù)字失真，此問題可以用格雷碼解決。

4 選擇減法電路

選擇減法電路包括開關(guān)選擇電路和減法電路。開關(guān)選擇器如圖3所示，其作用是用邏輯組合電路判斷第一級子ADC的輸出結(jié)果，不同的精度要選擇不同的減法電路，以4 bit為例，減法器如圖4所示，其基準電壓由一組DAC確定，分別確定電壓為-0.25V、-0.5V和-0.75V。

5 電路結(jié)構(gòu)

把采樣保持電路（S/H）、子模數(shù)轉(zhuǎn)換器（Sub-ADC）、選擇器（Switch）、減法器（Subtraction）模塊化以后其總的電路結(jié)構(gòu)如圖5所示，延時器（Delay）由一組D-觸發(fā)器組成。

6 仿真結(jié)果

在4 bit ADC的之后加上一個D-觸發(fā)器可以消除前一級子ADC的變化對后一級的影響，在輸出連接一個理想DAC后可以判斷ADC的SNDR。其輸入輸出波形如圖6所示。從圖7可以看出，在輸入頻率是100MHz時SNDR為24.5540dB。接近于理想值。

7 結(jié)論

本文在65nm CMOS工藝基礎(chǔ)上，設(shè)計了一個4 bit Two-Step ADC，在100Mhz的工作頻率下仿真出來的SNDR≈24.5540dB，接近于理想值。在量化過程中運用了少量的比較器，并且把兩級ADC的工作時間分開，所以在功耗和精度方面表現(xiàn)優(yōu)異。

【參考文獻】

【1】Shu Y S ， Song B S . A 15-bit Linear 20-MS/s Pipelined ADC Digitally Calibrated With Signal-Dependent Dithering[J]. IEEE Journal of Solid-State Circuits，2008，43（2）：0-350.

【2】Marques A， Peluso V， Steyaert M， et al. A 15-bit 2 MHz Nyquist rate Δ Σ ADC in a 1 μm CMOS technology[C]//European Solid-state Circuits Conference.1997.

【3】Kang J J， Flynn M P. A 12b 11MS/s successive approximation ADC with two comparators in 0.13μm CMOS[C]//Symposium on Vlsi Circuits.2009.