張 立 姚 榮 方 華

（上海高性能集成電路設(shè)計(jì)中心 上海 201204）

1 引言

靈敏放大器（Sense Amplifier，SA）是數(shù)據(jù)Cache的關(guān)鍵部件之一，它在整個(gè)數(shù)據(jù)Cache 電路的功能、性能和可靠性方面起著不可忽視的作用［1］。其工作原理是在數(shù)據(jù)Cache 訪問存儲(chǔ)單元中信息時(shí)，放大存儲(chǔ)單元位線上的小差分信號(hào)；它所起到的作用有縮短數(shù)據(jù)Cache 的讀取操作時(shí)間、減小位線電壓的擺幅、提高讀取速度同時(shí)降低功耗［2～3］。

在通常情況下，數(shù)據(jù)Cache 存儲(chǔ)單元兩條位線上的放電擺幅比電源電壓要低，這中設(shè)計(jì)能夠很好地降低由于位線的充放電而帶來的時(shí)序延時(shí)和功耗。如果在存儲(chǔ)陣列的內(nèi)部，即使很小的信號(hào)擺幅也可以有很大的噪聲容限，然而它連接存儲(chǔ)陣列外部電路時(shí)，兩位線上的電壓擺幅太小，只能將其分別放大到高電平“1”和低電平“0”。如此可以使外部電路順利地讀出數(shù)據(jù)Cache 存儲(chǔ)單元中的內(nèi)容，可以保證輸出結(jié)果的正確性［4～5］。一般情況下，兩個(gè)輸入信號(hào)為兩條位線的電壓信號(hào)，并且它們之間的高低電平相差很小，而兩個(gè)輸出信號(hào)則是標(biāo)準(zhǔn)的高低電平邏輯信號(hào)，如圖1 所示，圖中Vin1和Vin2為兩輸入信號(hào)，Vout1和Vout2為兩輸出信號(hào)。

圖1 靈敏放大器輸入輸出信號(hào)變化圖

另一方面，隨著集成電路制造工藝的不斷發(fā)展，存儲(chǔ)陣列容量的不斷增加，芯片集成度的不斷增高，數(shù)據(jù)Cache 的設(shè)計(jì)工作將越來越具挑戰(zhàn)性。由于存儲(chǔ)單元器件的充電、放電能力比較弱，所以當(dāng)數(shù)據(jù)Cache 對存儲(chǔ)單元進(jìn)行讀取數(shù)據(jù)操作時(shí)，位線電壓的擺幅變化會(huì)比較小，并且需要花費(fèi)很長的時(shí)間才能使位線上的電壓達(dá)到能夠驅(qū)動(dòng)器件的擺幅。這時(shí)數(shù)據(jù)Cache 中的靈敏放大器就可以充分發(fā)揮出它的作用了［6］。所以，靈敏放大器應(yīng)有以下幾個(gè)特性［7］：

1）可以從數(shù)據(jù)Cache的bitcell中檢測到微小的差分信號(hào)，并且放大到高電平“1”和低電平“0”，進(jìn)而保證讀出數(shù)據(jù)的有效性。

2）因?yàn)槲痪€上的耦合電容會(huì)很大程度上影響訪存速度，所以靈敏放大器應(yīng)該具備降低或消除這種耦合電容的能力。

3）高增益的靈敏放大器能夠降低位線上的電壓擺幅，進(jìn)而大幅度降低數(shù)據(jù)Cache 的工作功耗以及提升其讀取速度。

本文將基于先進(jìn)工藝，完成一款低功耗容偏差型靈敏放大器的研究與設(shè)計(jì)，以滿足現(xiàn)有數(shù)據(jù)Cache的讀取數(shù)據(jù)需求。

2 靈敏放大器結(jié)構(gòu)

本文設(shè)計(jì)的SA結(jié)構(gòu)如圖2。

圖2 靈敏放大器結(jié)構(gòu)圖

本文設(shè)計(jì)的SA 結(jié)構(gòu)為電壓鎖存型，如圖2 所示。其中，P管M6為預(yù)充平衡管，在預(yù)充時(shí)平衡BL和BL_bar的電壓。P管M7和M8為預(yù)充管，負(fù)責(zé)預(yù)充BL 和BL_bar 以及復(fù)位SA。P 管M4 和M5 為去耦管，負(fù)責(zé)SA 工作時(shí)分離輸入輸出，并減小BL 和BL_bar 上的耦合電容。M0、M1、M2、M3 為互補(bǔ)反相器對，即為鎖存器。M11、M12、M13、M14 為dout和dout_bar 輸出反相器，讓輸出信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，并提升其驅(qū)動(dòng)能力。N 管M9、M10 為開關(guān)管，由信號(hào)SAEN控制。

電壓鎖存器型靈敏放大器工作時(shí)分為四個(gè)階段［8～9］：

1）預(yù)充：當(dāng)prech信號(hào)有效時(shí)，通過預(yù)充管對位線（BL）和位線非（BL_bar）充電到電源電壓VDD，V1和V2點(diǎn)也預(yù)充到高電平VDD，SA復(fù)位。

2）第一階段：字線（WL）開啟，打開的bitcell（存“0”節(jié)點(diǎn)）下拉位線BL 或者BL_bar，相應(yīng)另一側(cè)會(huì)維持電源電壓，當(dāng)下拉至位線差為120mv 左右時(shí)，電壓差傳遞至V1 和V2 點(diǎn)為100mv 左右，SAEN 信號(hào)有效，SA開始工作。

3）第二階段：SAEN 信號(hào)為“1”時(shí)，SA 開始工作，M4、M5關(guān)閉，隔離位線耦合電容，V1和V2點(diǎn)維持原先的電壓差（100mv），M9、M10 開啟，V1 和V2點(diǎn)同時(shí)被M0和M2兩N管下拉，直到PMOS開啟。

4）第三階段：PMOS 開啟，V1、V2 電壓低的一方，控制的PMOS 優(yōu)先開啟，并對另一方進(jìn)行電流回充，由正反饋形成快速的放大作用。

3 物理實(shí)現(xiàn)

容偏差靈敏放大器的版圖設(shè)計(jì)如圖3 所示，在規(guī)劃此版圖設(shè)計(jì)的時(shí)候應(yīng)注意以下幾點(diǎn)：

1）整體布局都應(yīng)相互對稱，采用半邊設(shè)計(jì)，再鏡像調(diào)用；

2）敏感器件（圖中虛線部分）采用中心對稱的方式設(shè)計(jì)，從物理設(shè)計(jì)上保證SA的內(nèi)部平衡性；

3）敏感器件用屏蔽線（接VSS）包圍，增強(qiáng)SA的整體抗干擾能力，這也是其容偏差型的一大保證；

4）放大管采用大于兩倍最小管長的方式設(shè)計(jì)，以增加該結(jié)構(gòu)的抗工藝偏差能力，這點(diǎn)將在下一章節(jié)中重點(diǎn)予以分析；

5）采用非最小規(guī)則進(jìn)行版圖設(shè)計(jì)，雖然該SA的整體設(shè)計(jì)面積不是很大，但其內(nèi)關(guān)鍵信號(hào)間的走線都應(yīng)拉開足夠大的距離，避免互相之間產(chǎn)生串?dāng)_影響SA的工作效率［10～11］。

圖3 容偏差靈敏放大器晶體管布局

對該結(jié)構(gòu)的靈敏放大器單獨(dú)進(jìn)行10000 次Monte Carlo 后仿分析（基于40nm 工藝），分別在125℃/0.72V、85℃/0.8V、25℃/0.88V 這三種條件下，每種分析2 種差分輸入（10mv 和20mv）。進(jìn)而測量該靈敏放大器fire（saen有效）后到數(shù)據(jù)輸出端的延時(shí)，即SA的自身延時(shí)；另一方面檢測該靈敏放大器是否能在當(dāng)前環(huán)境下將信號(hào)準(zhǔn)確放大，即SA 在各情況下的良率。仿真數(shù)據(jù)如表1所示。

表1 容偏差靈敏放大器Monte Carlo仿真數(shù)據(jù)表

從以上數(shù)據(jù)可以得出：

1）新工藝下的該靈敏放大器單獨(dú)工作在20mv差分輸入時(shí)Monte Carlo分析良率達(dá)到100.00%；

2）在以上幾種情況下該結(jié)構(gòu)的靈敏放大器在差分電壓為10mv 時(shí)，蒙特卡洛仿真都或多或少的有Failed情況出現(xiàn)；

3）該靈敏放大器性能受差分電壓的影響很明顯，差分電壓越大，其自身延時(shí)越小、速度越快、抗偏差能力越強(qiáng)；

4）溫度的降低和電壓的升高，都會(huì)降低該靈敏放大器的工作效率以及良率。

4 容偏差分析

隨著工藝水平的不斷發(fā)展，工藝進(jìn)入了納米尺度，隨機(jī)摻雜波動(dòng)（Random Dopant Fluctuation）等工藝偏差（Process Variation），及噪聲影響愈加明顯，嚴(yán)重影響著靈敏放大器的性能、可靠性［12］。對容偏差設(shè)計(jì)方法的研究分析已是存儲(chǔ)器設(shè)計(jì)中一項(xiàng)重點(diǎn)［13］。因此對于靈敏放大器的容偏差研究，即設(shè)計(jì)一款可靠性高的靈敏放大器是數(shù)據(jù)Cache 設(shè)計(jì)研究中的重中之重［14～15］。

下面將基于40nm工藝的HSPICE仿真數(shù)據(jù)，對本文設(shè)計(jì)的靈敏放大器在完整數(shù)據(jù)Cache（包含bitcell的放電時(shí)間）中進(jìn)行讀數(shù)容偏差分析。

表2 L=80nm、slope=100ps條件下電壓型放大器的時(shí)序開銷和良率表

通過Hspice 仿真，在高電平電壓VDD=0.85V，溫度T=75℃的前仿條件下，當(dāng)放電管溝道長度設(shè)置為2 倍最小管長L=80nm，信號(hào)saen 的變化斜率slope=100ps時(shí)，得到的時(shí)序開銷和仿真良率在不同的差分電壓下如表2 所示，當(dāng)差分電壓降到30mv的時(shí)候，良率開始出現(xiàn)問題。

表3 L=40nm、slope=100ps條件下電壓型放大器的時(shí)序開銷和良率表

在高電平電壓VDD=0.85V，溫度T=75℃的前仿條件下，當(dāng)放電管溝道長度設(shè)置為最小管長L=40nm，信號(hào)saen的變化斜率slope=100ps時(shí)，得到的時(shí)序開銷和仿真良率在不同的差分電壓下如表3所示，當(dāng)差分電壓降到50mv的時(shí)候，良率就出現(xiàn)問題，可見管長的增加有利于抗工藝偏差。

表4 L=40nm、slope=20ps條件下電壓型放大器的時(shí)序開銷和良率表

在高電平電壓VDD=0.85V，溫度T=75℃的前仿條件下，當(dāng)放電管溝道長度設(shè)置為最小管長L=40nm，信號(hào)saen 的slope=20ps 時(shí)，得到的時(shí)序開銷和仿真良率在不同的差分電壓下如表4 所示，當(dāng)差分電壓降到50mv的時(shí)候，良率出現(xiàn)問題，但由于信號(hào)saen 變化斜率slope 的減小，良率進(jìn)一步下降。信號(hào)saen 的slope 改善，反而降低了良率，由此可見，信號(hào)saen的slope變緩，可以抗電位偏移。

綜上所述，放電管的溝道長度L 和saen 信號(hào)的slope 值都將影響整個(gè)靈敏放大器的可靠性。溝道長度越長、saen 信號(hào)的變化斜率越大，靈敏放大器的抗偏差性越好，其可靠性越高。在數(shù)據(jù)Cache 中該結(jié)構(gòu)的靈敏放大器在差分電壓100mv 時(shí)各情況均能正常工作，且良率為100.00%，可靠性得到保證，工作頻率超過2.5GHz。

表5 兩種鎖存器型靈敏放大器仿真結(jié)果對比表

將該結(jié)構(gòu)的靈敏放大器與一般電流鎖存器型靈敏放大器進(jìn)行性能比較，如表5 所示，可以發(fā)現(xiàn)本文中的SA 性能有明顯優(yōu)勢，響應(yīng)速度比后者將近快40%；且可靠性也很有優(yōu)越性，后者在差分電壓為50mv 的時(shí)候就已經(jīng)開始出錯(cuò)，可以說本文中的SA 在30mv 差分電壓下的性能相當(dāng)于后者在50mv差分電壓下的性能。

5 結(jié)語

本文設(shè)計(jì)了一款新工藝下的容偏差靈敏放大器結(jié)構(gòu)，采用全定制的方法實(shí)現(xiàn)，上層數(shù)據(jù)Cache可直接調(diào)用該結(jié)構(gòu)進(jìn)行讀寫數(shù)據(jù)處理，具有可控性強(qiáng)、靈敏度高、抗工藝偏差能力強(qiáng)等優(yōu)點(diǎn)。對該結(jié)構(gòu)進(jìn)行了電路層次和版圖層次的簡單分析，并對其單獨(dú)工作時(shí)最優(yōu)差分電壓的探索，由實(shí)驗(yàn)表明其能在差分電壓為20mv 下良率達(dá)到100.00%，且在同環(huán)境下與電流鎖存器型靈敏放大器進(jìn)行性能比較。最后通過該結(jié)構(gòu)在完整數(shù)據(jù)Cache 中Hspice仿真分析，證明該靈敏放大器為容偏差型，可靠性進(jìn)一步得到保障，能夠滿足數(shù)據(jù)Cache 2.5GHz的工作頻率需求。