隨著摩爾定律趨近極限，通過(guò)集成電路工藝微縮的方式獲得算力提升越來(lái)越難。而計(jì)算與存儲(chǔ)在不同電路單元中完成，需要進(jìn)行大量數(shù)據(jù)搬運(yùn)，使功耗增加，并產(chǎn)生額外延遲。如何提高算力，突破技術(shù)瓶頸？清華大學(xué)微電子所和未來(lái)芯片技術(shù)高精尖創(chuàng)新中心研發(fā)出一款基于多個(gè)憶阻器陣列的存算一體系統(tǒng)，在處理卷積神經(jīng)網(wǎng)絡(luò)時(shí)的能效比圖形處理器芯片高兩個(gè)數(shù)量級(jí)，大幅提升計(jì)算設(shè)備的算力，且功耗為傳統(tǒng)芯片的1%。

研究人員通過(guò)優(yōu)化材料和器件結(jié)構(gòu)，成功制備出高性能憶阻器陣列。為解決器件非理想特性造成的系統(tǒng)識(shí)別準(zhǔn)確率下降問題，提出一種新型混合訓(xùn)練算法，僅需使用較少的圖像樣本訓(xùn)練神經(jīng)網(wǎng)絡(luò)，并通過(guò)微調(diào)最后一層網(wǎng)絡(luò)的部分權(quán)重，便使存算一體架構(gòu)在手寫數(shù)字集上的識(shí)別準(zhǔn)確率達(dá)到96.19%，與軟件的識(shí)別準(zhǔn)確率相當(dāng)。

與此同時(shí)，研究人員提出空間并行機(jī)制，將相同卷積核編程至多組憶阻器陣列中。各組憶阻器陣列可并行處理不同的卷積輸入塊，提高并行度來(lái)加速卷積計(jì)算。在此基礎(chǔ)上，研究人員搭建了由全硬件構(gòu)成的完整存算一體系統(tǒng)，在這一系統(tǒng)中集成了多個(gè)憶阻器陣列，并在這一系統(tǒng)中高效運(yùn)行了卷積神經(jīng)網(wǎng)絡(luò)算法，成功驗(yàn)證了圖像識(shí)別功能，證明存算一體架構(gòu)全硬件實(shí)現(xiàn)的可行性。

清華大學(xué)未來(lái)芯片技術(shù)高精尖創(chuàng)新中心吳華強(qiáng)教授認(rèn)為，基于憶阻器的新型存算一體架構(gòu)可以打破算力瓶頸，滿足人工智能等復(fù)雜任務(wù)對(duì)計(jì)算硬件的高需求。