張心怡

作為摩爾定律最忠實(shí)的追隨者與推動(dòng)者，臺(tái)積電、三星已經(jīng)挑起3nm的戰(zhàn)局。據(jù)悉，三星已經(jīng)完成了首個(gè)3nm制程的開發(fā)，計(jì)劃2022年規(guī)模生產(chǎn)3nm芯片，此前臺(tái)積電也計(jì)劃2022年量產(chǎn)3nm。如無意外，3nm芯片將在后年到來，對(duì)半導(dǎo)體產(chǎn)業(yè)鏈提出新的挑戰(zhàn)。

雙雄劍指3nm

與7nm工藝相比，3nm工藝可將核心面積減少45%，功耗降低50%，性能提升35%。

《韓國經(jīng)濟(jì)》雜志稱，三星已成功研發(fā)出首個(gè)基于GAAFET的3nm制程，預(yù)計(jì)2022年開啟量產(chǎn)。與7nm工藝相比，3nm工藝可將核心面積減少45%，功耗降低50%，性能提升35%。

按照三星的研發(fā)路線圖，在6nm?LPP之后，還有5nm?LPE、4nm?LPE兩個(gè)節(jié)點(diǎn)，隨后進(jìn)入3nm節(jié)點(diǎn)，分為GAE（GAA?Early）以及GAP（GAA?Plus）兩代。去年5月，三星的3nm?GAE設(shè)計(jì)套件0.1版本已經(jīng)就緒，以幫助客戶盡早啟動(dòng)3nm設(shè)計(jì)。三星預(yù)計(jì)該技術(shù)將在下一代手機(jī)、網(wǎng)絡(luò)、自動(dòng)駕駛、人工智能及物聯(lián)網(wǎng)等設(shè)備中使用。

以2022年量產(chǎn)為目標(biāo)的臺(tái)積電，也在按計(jì)劃推進(jìn)3nm研發(fā)。臺(tái)積電首席執(zhí)行官CC?Wei曾表示，臺(tái)積電在3nm節(jié)點(diǎn)技術(shù)開發(fā)進(jìn)展順利，已經(jīng)與早期客戶進(jìn)行接觸。臺(tái)積電投資6000億新臺(tái)幣的3nm寶山廠也于去年通過了用地申請(qǐng)，預(yù)計(jì)2020年動(dòng)工，2022年量產(chǎn)。

臺(tái)積電在7nm節(jié)點(diǎn)取得了絕對(duì)優(yōu)勢，在5nm也進(jìn)展順利，獲得了蘋果A14等訂單。但三星并沒有放松追趕的腳步，計(jì)劃到2030年前在半導(dǎo)體業(yè)務(wù)投資1160億美元，以增強(qiáng)在非內(nèi)存芯片市場的實(shí)力。臺(tái)積電創(chuàng)始人張忠謀日前對(duì)媒體表示，臺(tái)積電與三星的戰(zhàn)爭還沒有結(jié)束，臺(tái)積電只是贏得了一兩場戰(zhàn)役，可整個(gè)戰(zhàn)爭還沒有贏，目前臺(tái)積電暫時(shí)占優(yōu)。

制程如何走下去

3nm是一個(gè)焦點(diǎn)，不能僅靠臺(tái)積電、三星的推進(jìn)，還要看制造商和設(shè)備商等產(chǎn)業(yè)鏈各個(gè)環(huán)節(jié)的努力。

眾所周知，制程越小，晶體管柵極越窄，功耗越低，而集成難度和研發(fā)成本也將成倍提高。3nm是一個(gè)逼近物理極限的節(jié)點(diǎn)，半導(dǎo)體業(yè)內(nèi)專家莫大康向《中國電子報(bào)》記者表示，3nm是一個(gè)焦點(diǎn)，不能僅靠臺(tái)積電、三星的推進(jìn)，還要看制造商和設(shè)備商等產(chǎn)業(yè)鏈各個(gè)環(huán)節(jié)的努力，例如環(huán)柵結(jié)構(gòu)（GAA）的導(dǎo)入，EUV的高數(shù)值孔徑鏡頭等。

3nm首先對(duì)芯片設(shè)計(jì)和驗(yàn)證仿真提出了新的挑戰(zhàn)。集邦咨詢分析師徐紹甫向記者表示，制程微縮至3nm以下，除了芯片面積縮得更小，芯片內(nèi)部信號(hào)如何有效傳遞是一大關(guān)鍵。設(shè)計(jì)完成后，如何確保驗(yàn)證和仿真流程的時(shí)間成本不會(huì)大幅增加，也是芯片設(shè)計(jì)的一大挑戰(zhàn)，需要EDA從業(yè)者的共同努力。此外，在做出更小的線寬線距之后，量產(chǎn)和良率拉抬是非常困難的事，需要制程技術(shù)的不斷優(yōu)化。

為了更快實(shí)現(xiàn)制程迭代和產(chǎn)能拉升，三星研發(fā)了專利版本GAA，即MBCFET（多橋道FET）。據(jù)三星介紹，GAA基于納米線架構(gòu)，由于溝道更窄，需要更多的堆棧。三星的MBCFET則采用納米片架構(gòu)，由于溝道比納米線寬，可以實(shí)現(xiàn)每堆棧更大的電流，讓元件集成更加簡單。通過可控的納米片寬度，MBCFET可提供更加靈活的設(shè)計(jì)。而且MBCFET兼容FinFet，與FinFet使用同樣的制作技術(shù)和設(shè)備，有利于降低制程遷移的難度，更快形成產(chǎn)能。

3nm也對(duì)光刻機(jī)的分辨率及套刻能力提出了更高要求。針對(duì)3nm節(jié)點(diǎn)，ASML將在NXE?3400C的下一代機(jī)型導(dǎo)入0.55高數(shù)值孔徑，實(shí)現(xiàn)小于1.7nm的套刻誤差，產(chǎn)能也將提升至每小時(shí)185片晶圓以上，量產(chǎn)時(shí)間在2022—2023年。徐紹甫表示，3nm對(duì)于光刻機(jī)曝光穩(wěn)定度與光阻劑潔凈度的要求更加嚴(yán)苛。加上3nm需要多重曝光工藝，增加了制程數(shù)目，也就意味缺陷產(chǎn)生機(jī)率會(huì)提高，光刻機(jī)參數(shù)調(diào)校必須縮小誤差，降低容錯(cuò)率。另外，清洗潔凈度、原子層蝕刻機(jī)與原子層成膜機(jī)等設(shè)備的精度也要提高。

針對(duì)5nm及以下節(jié)點(diǎn)的封裝，臺(tái)積電完成了對(duì)3D?IC工藝的開發(fā)，預(yù)計(jì)2021年導(dǎo)入3D封裝。3D?IC能在單次封裝堆疊更多的芯片，提升晶體管容量，并通過芯片之間的互聯(lián)提升通信效率。賽迪智庫集成電路研究所高級(jí)分析師王珺、馮童向記者表示，臺(tái)積電的中道工藝主要是通過制造和封裝的緊密結(jié)合提高晶體管密度，會(huì)是發(fā)展路徑之一，可進(jìn)行模塊化組裝的小芯片（Chiplet）也是比較熱門的發(fā)展路徑。

何為增長驅(qū)動(dòng)力

3nm將主要面向?qū)Ω咚贁?shù)據(jù)處理和傳輸有需求的產(chǎn)品，如CPU、移動(dòng)通信、FPGA和礦機(jī)等。

2014—2019年，手機(jī)和高性能運(yùn)算推動(dòng)著先進(jìn)制程按照一年一節(jié)點(diǎn)的節(jié)奏，從14nm走向5nm。中芯國際聯(lián)合CEO趙海軍表示，成功的研發(fā)方法，不變的FinFet架構(gòu)、設(shè)備和材料的配合，是推動(dòng)14nm向5nm發(fā)展的重要因素。

目前來看，手機(jī)和高性能計(jì)算依舊是推動(dòng)摩爾定律前進(jìn)的重要?jiǎng)恿ΑＰ旖B甫指出，在應(yīng)用層面上，智能手機(jī)是3nm制程的重要戰(zhàn)場，手機(jī)芯片從業(yè)者能負(fù)擔(dān)高昂的研發(fā)經(jīng)費(fèi)，龐大的市場總量也能夠分擔(dān)其研發(fā)費(fèi)用。另外，HPC應(yīng)用，如CPU與GPU等，需要3nm制程來提升性能表現(xiàn)。芯謀研究總監(jiān)王笑龍表示，3nm將主要面向?qū)Ω咚贁?shù)據(jù)處理和傳輸有需求的產(chǎn)品，如CPU、網(wǎng)絡(luò)交換機(jī)、移動(dòng)通信、FPGA和礦機(jī)等。

3nm不是先進(jìn)制程的終點(diǎn)，臺(tái)積電對(duì)2nm已經(jīng)有所規(guī)劃，將以2024年量產(chǎn)為目標(biāo)進(jìn)行研發(fā)。比利時(shí)微電子研究中心（IMEC）在2019年10月召開的技術(shù)論壇上曾展示邁向1nm工藝節(jié)點(diǎn)的技術(shù)路線圖。王珺、馮童表示，伴隨高數(shù)值孔徑EUV光刻機(jī)、選擇性化學(xué)蝕刻劑、原子層精確沉積技術(shù)等的應(yīng)用，未來10年，摩爾定律將繼續(xù)延續(xù)。

制程要走下去，需要工藝路徑的探索，也需要找到相應(yīng)的商業(yè)場景。王笑龍向記者表示，對(duì)于資金密集型工藝，如果無法在消費(fèi)市場得到應(yīng)用，就難以收回成本，也不具備經(jīng)濟(jì)價(jià)值。徐紹甫表示，2nm之后的應(yīng)用性與必要性還難以定義，從實(shí)驗(yàn)室走向量產(chǎn)具有相當(dāng)?shù)碾y度，必須具備獲利能力才具有開發(fā)意義，在材料選擇、制程技術(shù)、后段晶圓封裝上勢必要持續(xù)優(yōu)化。