張 鵬，謝 銳

(中北大學(xué)儀器科學(xué)與動(dòng)態(tài)測試教育部重點(diǎn)實(shí)驗(yàn)室，山西 太原 030051)

0 引言

采用電磁感應(yīng)技術(shù)通過設(shè)定出炮口處的線圈，可控制引信工作方式。引信隨彈丸發(fā)射通過炮口處的發(fā)射線圈將編碼信號(hào)傳輸給引信的接收線圈，此過程信號(hào)頻率高、速度快、環(huán)境惡劣[1]。引信系統(tǒng)是否能夠可靠穩(wěn)定工作決定著武器的性能能否充分發(fā)揮，因此在高沖擊、高頻率、強(qiáng)干擾的動(dòng)態(tài)惡劣環(huán)境下，有效的試驗(yàn)與測試引信輸出信號(hào)質(zhì)量是否符合系統(tǒng)設(shè)計(jì)要求非常必要。

近年來專用數(shù)據(jù)采集卡迅速發(fā)展，例如西安電子科技大學(xué)研制的VPX3-SBD讀/寫速度分別為296 MB/s和304 MB/s，768 GB的超大容量存儲(chǔ)[2]。中北大學(xué)針對動(dòng)態(tài)數(shù)據(jù)的采集存儲(chǔ)先后研制出侵徹測試的小容量記錄儀和多通道彈載大容量記錄儀，存儲(chǔ)容量大于100 GB，讀取速度100 Mbps。但現(xiàn)有數(shù)據(jù)采集卡不能完成對高頻脈沖編碼信號(hào)的采集。

中北大學(xué)研制的500 MHz采樣速度的高頻脈沖編碼信號(hào)測試儀在調(diào)試過程中電路工作時(shí)易發(fā)熱影響模擬信號(hào)質(zhì)量，而且由于采樣時(shí)鐘的抖動(dòng)，容易引起ADC采樣誤差導(dǎo)致信噪比降低。對模擬狀態(tài)下引信輸出脈沖編碼信號(hào)的測試研究不能滿足引信測試的需求。針對上述問題，提出了一種基于高速數(shù)據(jù)采集存儲(chǔ)技術(shù)的高頻脈沖編碼信號(hào)采集存儲(chǔ)測試裝置。

1 高速數(shù)據(jù)采集技術(shù)

高速數(shù)據(jù)采集存儲(chǔ)系統(tǒng)的主要技術(shù)指標(biāo)有模數(shù)轉(zhuǎn)換、信號(hào)調(diào)理、信號(hào)完整性、電磁兼容性、電源完整性和存儲(chǔ)技術(shù)。高速采集系統(tǒng)的關(guān)鍵是高速電路的設(shè)計(jì)和部分高速信號(hào)的時(shí)序約束。通常定義的高速電路為數(shù)字信號(hào)的傳輸延時(shí)大于1/2倍的邊沿時(shí)間或數(shù)字電路的頻率大于45 MHz。當(dāng)系統(tǒng)時(shí)鐘頻率超過100 MHz或上升沿小于1 ns時(shí)也稱為高速系統(tǒng)。本文采集系統(tǒng)屬于高速電路，對高頻信號(hào)的采集存儲(chǔ)必須考慮傳輸線效應(yīng)引起的串?dāng)_、反射、延時(shí)等信號(hào)完整性問題以及高頻電路中對電容的等效處理問題。

2 基于高速數(shù)據(jù)采集存儲(chǔ)技術(shù)的測試裝置

2.1 測試裝置總體方案

結(jié)合高速電路設(shè)計(jì)，測試系統(tǒng)整體分為模擬部分和數(shù)字部分。從采樣頻率、采樣時(shí)間、系統(tǒng)低功耗、小體積等方面考慮，模擬部分對信號(hào)調(diào)理電路設(shè)計(jì)和高速ADC芯片的選型以及電路原理設(shè)計(jì)，不僅提高了采樣精度與速度，而且解決了時(shí)鐘抖動(dòng)引起的低信噪比問題[3]。數(shù)字部分以FPGA為控制核心，將采樣到的數(shù)據(jù)緩存到SSRAM，采集完成后再轉(zhuǎn)存到Flash，完成FPGA，SSRAM以及Flash的芯片選型和功能仿真。系統(tǒng)硬件框圖如圖1所示。

圖1 系統(tǒng)硬件框圖Fig.1 System hardware block diagram

系統(tǒng)工作流程：系統(tǒng)上電后處于待觸發(fā)狀態(tài)，當(dāng)接受到外部觸發(fā)信號(hào)后，系統(tǒng)進(jìn)入采集狀態(tài)，為滿足A/D轉(zhuǎn)換輸入信號(hào)的幅值要求，待測信號(hào)首先經(jīng)過衰減電路，再經(jīng)差分電路后信號(hào)轉(zhuǎn)換為高速LVDS信號(hào)并送至A/D轉(zhuǎn)換芯片，A/D轉(zhuǎn)換后輸出的數(shù)字信號(hào)經(jīng)FPGA處理后寫入SSRAM緩存，為使采集到的數(shù)據(jù)不易掉電丟失，一次采集結(jié)束后再將緩存數(shù)據(jù)全部轉(zhuǎn)存至Flash，此時(shí)完成一次完整的采集存儲(chǔ)。再用USB3.0專用讀數(shù)口將回收裝置與計(jì)算機(jī)連接，利用讀數(shù)軟件將數(shù)據(jù)信號(hào)讀取到LabVIEW上位機(jī)進(jìn)行顯示，并完成進(jìn)一步的數(shù)據(jù)分析和處理。

2.2 測試裝置硬件電路設(shè)計(jì)

2.2.1信號(hào)的衰減

接入采集電路的引信裝置輸出阻抗為1.2 kΩ，輸出信號(hào)集中在30 MHz，最高頻率分量為50 MHz，最大幅值為7 V，示波器采集到的原始引信信號(hào)如圖2所示。從圖2中明顯得知最大幅值在7 V左右(縱軸每格2 V)，最窄脈寬約為320 ns，上升時(shí)間約為30 ns。而設(shè)計(jì)要求A/D轉(zhuǎn)換電路的輸入電阻不小于1 MΩ，輸入電容不大于8 pF。由于輸入信號(hào)幅值較大需要設(shè)計(jì)專門幅值衰減電路以匹配后端ADC的輸入范圍。

圖2 原始引信信號(hào)Fig.2 Original fuze signal

由于待采信號(hào)頻率高，設(shè)計(jì)衰減電路必須考慮電阻和電容的分布參數(shù)對信號(hào)的影響，故設(shè)計(jì)衰減電路參考示波器帶電容補(bǔ)償?shù)母咦锜o源探頭的衰減原理，如圖3所示。探頭端由可調(diào)補(bǔ)償電容Ccomp和電阻R并聯(lián)構(gòu)成，示波器內(nèi)部等效為電容Cin和Rin的并聯(lián)結(jié)構(gòu)，補(bǔ)償電容用來調(diào)整示波器探頭的輸出電容值使其總電容值匹配示波器內(nèi)部電容[4]。

圖3 示波器無源探頭結(jié)構(gòu)Fig.3 Oscilloscope passive probe structure

對以上電路結(jié)構(gòu)做如下分析：

(1)

式(1)中，A為(低頻信號(hào)的)衰減比例。從示波器的輸入端口來看：

(2)

(3)

根據(jù)示波器上帶補(bǔ)償?shù)母咦锜o源探頭信號(hào)衰減理論，要使此電路對高頻輸入信號(hào)有同樣的衰減比例，須保證ZL上的電壓幅值與輸入信號(hào)的幅值之比等于A，即：

(4)

對式(4)進(jìn)行化簡整理可得：

(5)

若要使式(5)對于不同的ω恒成立，即衰減比例與輸入信號(hào)的頻率ω?zé)o關(guān)，則需要：

RinCin=RCcomp

(6)

又設(shè)計(jì)要求采集電路輸入端電阻不小于1 MΩ，輸入電容不大于8 pF。故設(shè)計(jì)電路中脈沖編碼信號(hào)通過屏蔽線進(jìn)入系統(tǒng)，通過可調(diào)電容來補(bǔ)償屏蔽線的分布電容，其輸入阻抗為1 MΩ，輸入電容約為5 pF。

2.2.2阻抗變換與優(yōu)化仿真

之前研制的500 MHz采樣速度高頻脈沖編碼信號(hào)測試儀，引信輸出編碼信號(hào)衰減后直接送入單端轉(zhuǎn)差分運(yùn)放電路，沒有做阻抗匹配設(shè)計(jì)，導(dǎo)致差分運(yùn)放的兩個(gè)反饋回路不平衡，造成輸出信號(hào)共模電壓被抬高出現(xiàn)消頂現(xiàn)象。為隔離高頻脈沖測試裝置的信號(hào)輸入端和ADC的驅(qū)動(dòng)運(yùn)放，從而實(shí)現(xiàn)阻抗匹配，故選擇ADI公司高速低噪聲的寬帶運(yùn)放ADA4817-1實(shí)現(xiàn)阻抗變換[5]，為了匹配ADC轉(zhuǎn)換器對輸入電平的要求，將ADA4817的放大倍數(shù)設(shè)置為3.5倍。輸入方波信號(hào)上升沿為1 ns，頻率為50 MHz，峰峰值為350 mV，仿真結(jié)果如圖4所示。幅值為1.22 V，上升沿變慢。被測信號(hào)集中在30 MHz附近，對原始信號(hào)幾乎沒影響。匹配電路如圖5所示。

圖4 ADA4817輸出的方波信號(hào)Fig.4 ADA4817 output square wave signal

圖5 ADA4817原理圖Fig.5 ADA481schematic diagram

ADA放大倍數(shù)是1+R26/R25=3.5，電容C38和電阻R29是用來降低或者消除運(yùn)放閉環(huán)增益在接近增益衰減處可能出現(xiàn)的增益尖峰。同時(shí)R29也作為信號(hào)源的輸出阻抗和50 Ω傳輸線相匹配。NPD是ADA4817的掉電引腳，通過FPGA的控制可以實(shí)現(xiàn)ADA4817的低功耗。

AD9434的輸入信號(hào)必須為差分信號(hào)，而衰減后的信號(hào)仍為單端模擬信號(hào)，必須對其差分化后才能送至后級(jí)A/D轉(zhuǎn)換器。考慮到噪聲引入A/D轉(zhuǎn)換的可靠性與準(zhǔn)確性以及信號(hào)采集的完整性，選用集成調(diào)理芯片AD8138實(shí)現(xiàn)輸入信號(hào)的差分化[6]。結(jié)合后端電路，為降低AD9434開關(guān)電容的影響，在AD8138輸出端接一對33 Ω電阻。AD8138連接衰減電路的輸出端并聯(lián)50 Ω電阻以驅(qū)動(dòng)同相輸入端500 Ω端接電阻。設(shè)置AD9434輸出信號(hào)為上述方波信號(hào)，分別對加匹配網(wǎng)絡(luò)和沒有加匹配網(wǎng)絡(luò)的電路信號(hào)進(jìn)行反射仿真，結(jié)果如圖6所示。

圖6 反射仿真結(jié)果Fig.6 Reflection simulation results

由圖6可知，加了匹配網(wǎng)絡(luò)的仿真結(jié)果信號(hào)完整性較好，輸出基本上為方波信號(hào)，而沒有加匹配網(wǎng)絡(luò)的電路信號(hào)波形明顯失真，出現(xiàn)嚴(yán)重反射現(xiàn)象。

2.2.3高速ADC

ADC是數(shù)據(jù)采集系統(tǒng)的核心，ADC的性能參數(shù)往往決定著整個(gè)采集系統(tǒng)的性能[7]。為了提高分辨率，降低共模誤差，綜合考慮目前市場上常見的500 MSPS的ADC位數(shù)、信噪比、有效位數(shù)、信納比等性能指標(biāo)，輸入信號(hào)、輸出信號(hào)類型、功耗和供電等參數(shù)選擇ADI公司12位的AD9434，它是基于BiCMOS制程工藝的流水線型開關(guān)電容ADC，內(nèi)部集成差分輸入緩沖器，且使用LVDS(ANSI-644)差分信號(hào)輸出采樣數(shù)據(jù)。

AD9434可以通過SPI接口配置內(nèi)部寄存器從而實(shí)現(xiàn)特定的功能或操作。AD9434有三條SPI控制線，SCLK/DFS(串行時(shí)鐘)用于同步與ADC的讀寫通信。SDIO(串行數(shù)據(jù)輸入輸出)是一個(gè)雙向引腳,可以將數(shù)據(jù)發(fā)送到內(nèi)部寄存器并從中讀取。CSB是低有效的片選，用于允許或禁用讀寫操作。SPI的時(shí)序圖如圖7所示，當(dāng)CSB有效時(shí)，在SCLK的下降沿通過SDIO引腳將數(shù)據(jù)輸出或輸入，其中起始位是讀寫標(biāo)志位，緊接著是寄存器相關(guān)的地址信息。

圖7 SPI時(shí)序圖Fig.7 SPI sequence diagram

2.2.4FPGA主控電路設(shè)計(jì)

裝置選用廣泛應(yīng)用于設(shè)備控制領(lǐng)域的FPGA作為主控芯片，其內(nèi)部邏輯資源豐富，編程靈活多樣，易操作，且內(nèi)部采用并行執(zhí)行結(jié)構(gòu)，在處理不同事件時(shí)不會(huì)出現(xiàn)資源競爭[8]。FPGA內(nèi)部由外部信號(hào)控制模塊、PLL、LVDS接口、SerDer串行器解串器、SSRAM控制模塊、SPI控制模塊、Flash控制模塊以及FIFO組成。PLL利用外部時(shí)鐘輸入進(jìn)行倍頻分頻等操作分別給SSRAM、SPI以及Flash的操作提供時(shí)鐘。外部信號(hào)控制模塊主要用于對部分電源的使能、觸發(fā)信號(hào)的響應(yīng)和低功耗的實(shí)現(xiàn)。系統(tǒng)工作時(shí)將ADC輸入出的數(shù)據(jù)暫存SSRAM之中，存滿即停止數(shù)據(jù)采集工作并將緩存的數(shù)據(jù)寫入Flash，隨后進(jìn)入低功耗狀態(tài)。在FPGA內(nèi)部通過Verilog HDL語言以及IP核設(shè)計(jì)相應(yīng)的子模塊來完成。圖8所示為系統(tǒng)總體邏輯框圖。

2.2.5存儲(chǔ)器選型及時(shí)序仿真

按設(shè)計(jì)要求存儲(chǔ)容量是30.52 Mb，因測試儀存儲(chǔ)容量要求不大，故采用SSRAM+FLASH的存儲(chǔ)方法。SRAM速度快、效率高、功耗低、操作簡單[9]，考慮低成本低功耗SSRAM采用ISSI公司36 Mb存儲(chǔ)容量的IS61LPS102436B實(shí)現(xiàn)采集數(shù)據(jù)的緩存，其最高時(shí)鐘頻率達(dá)到250 MHz，在一個(gè)CLK下可以寫入4 Byte數(shù)據(jù)。IS61LPS102436B的管腳中與數(shù)據(jù)傳輸有關(guān)的引腳主要有32個(gè)數(shù)據(jù)線、4個(gè)數(shù)據(jù)奇偶校驗(yàn)引腳以及18根地址線組成，其他是控制功能和時(shí)鐘功能引腳[10]。

圖8 系統(tǒng)總體邏輯框圖Fig.8 System overall logic block diagram

根據(jù)設(shè)計(jì)中存儲(chǔ)器的特點(diǎn)和存儲(chǔ)容量的需求，F(xiàn)lash選擇SAMSMNG公司SLC結(jié)構(gòu)的K9F1G08M0M存儲(chǔ)芯片，其存儲(chǔ)容量為 (128 M+4096 K)×8 bit。SSRAM讀寫時(shí)首先需要保證片選信號(hào)有效，在控制信號(hào)有效前也需要保證數(shù)據(jù)位和地址位有效。本設(shè)計(jì)系統(tǒng)選用的SSRAM緩存芯片IS61LPS102436B，寫周期在時(shí)鐘上升沿時(shí)有效，寫數(shù)據(jù)需要一個(gè)時(shí)鐘周期，讀操作需要三個(gè)時(shí)鐘周期，且不能使用同一個(gè)時(shí)鐘信號(hào)，因?yàn)槿齻€(gè)時(shí)鐘周期的功能不相同，第一個(gè)時(shí)鐘周期主要用于地址的鎖存，第二個(gè)時(shí)鐘周期用來鎖存內(nèi)部讀取數(shù)據(jù)，第三個(gè)時(shí)鐘周期主要用于數(shù)據(jù)輸出。寫時(shí)序仿真如圖9所示。圖中DataA和DataB分別存放緩存數(shù)據(jù)，之后順序?qū)懭隨SRAM的數(shù)據(jù)引腳中。

圖9 SSRAM讀寫時(shí)序仿真Fig.9 SSRAM read-write timing simulation

Flash編程時(shí)序功能仿真如圖10所示。其中ce是Flash的使能端，f_countbyte[10∶0]表示一頁2K計(jì)數(shù)器，f_countp[5∶0]為64頁計(jì)數(shù)器，f_countp[9∶0]表示Flash的1 024塊計(jì)數(shù)器。仿真圖中顯示f_countp從37頁到40頁的頁操作過程，由于一塊是64頁，圖中f_countb信號(hào)仍為第一塊，仿真過程與Flash的編程操作時(shí)序一致，能夠?qū)⒕彺嬖赟SDRAM中的數(shù)據(jù)正確轉(zhuǎn)存在Flash中。由于篇幅有限，其余Flash的讀取、壞塊檢測操作功能均能實(shí)現(xiàn)，不再贅述。

圖10 Flash寫操作時(shí)序功能仿真Fig.10 Flash write sequence function simul-ation

3 實(shí)測采集數(shù)據(jù)結(jié)果分析

在對彈載高頻脈沖測試裝置調(diào)試完成以后，要置于彈體內(nèi)采集彈丸飛行過程中接收的引信編碼信號(hào)，在炮口位置安裝磁環(huán)形成強(qiáng)磁場，采用磁敏感霍爾元件作為觸發(fā)信號(hào)源，裝置在出炮口被觸發(fā)，開始采集。

利用信號(hào)發(fā)生器作為信號(hào)源，輸出不同頻率的正弦波信號(hào)對本裝置進(jìn)行功能驗(yàn)證。

數(shù)據(jù)采集完成后，通過USB3.0專用讀數(shù)接口保存至PC機(jī)，并通過LABVIEW編寫的上位機(jī)軟件觀測采集到數(shù)據(jù)。

本測試裝置硬件電路尺寸3.6×6.8 cm用環(huán)氧樹脂灌封在直徑4.8 cm高9 cm的中空鋁材圓柱體內(nèi)，隨彈丸運(yùn)動(dòng)時(shí)抗沖擊性強(qiáng)。采集信號(hào)發(fā)生器產(chǎn)生的50 MHz正弦波信號(hào)如圖11所示，橫軸是采樣點(diǎn)數(shù)，縱軸是比特值。圖11中橫軸游標(biāo)差值知當(dāng)以500 MHz采集速率對50 MHz正弦波信號(hào)進(jìn)行采樣時(shí)，一個(gè)周期采集到10個(gè)點(diǎn)，采集到的正弦波信號(hào)比特值在500～3 000之間對應(yīng)于183.1～1 098.6 mV(ADC滿量程為1.5 Vp_p)，符合測試裝置的設(shè)計(jì)要求。

將該測試裝置置于彈丸內(nèi)采集彈丸接收的引信編碼信號(hào)，圖12所示為實(shí)測原始引信脈沖信號(hào)，圖中游標(biāo)顯示最窄脈寬橫坐標(biāo)差值約為160點(diǎn)，對應(yīng)于時(shí)間是342 ns，這與圖2示波器采集到的最窄脈寬320 ns基本一致。圖12中噪聲比特值約為250 b，對應(yīng)于電壓為523 mV(250÷4 096×1.5×20÷3.5=523 mV)。圖13是之前實(shí)測數(shù)據(jù)，圖13中噪聲比特值約為20 b，對應(yīng)于電壓為586 mV(20÷256×1.5×5=586 mV)。相比于圖13本文高頻脈沖測試裝置實(shí)測波形明顯得到改善，沒有消頂現(xiàn)象，提高了信噪比，能很好地反映原始編碼信號(hào)波形。

圖11 采集50 M正弦波信號(hào)Fig.11 Acquisition of 50 M sine wave signal

圖12 本裝置實(shí)測數(shù)據(jù)Fig.12 Actual measured data of this device

圖13 之前裝置實(shí)測數(shù)據(jù)Fig.13 Actual measured data of previous device

4 結(jié)論

本文提出了基于高速數(shù)據(jù)采集存儲(chǔ)技術(shù)的高頻脈沖編碼信號(hào)采集存儲(chǔ)測試裝置，該裝置通過阻抗匹配設(shè)計(jì)解決了消頂現(xiàn)象，對高速ADC綜合選型，提高了采樣精度，并且解決了時(shí)鐘抖動(dòng)引起的低信噪比問題。以FPGA作為主控制器，控制模數(shù)轉(zhuǎn)換芯片AD9343進(jìn)行數(shù)據(jù)采集和轉(zhuǎn)換，將采到的數(shù)據(jù)緩存到SSRAM中，采集完成后再轉(zhuǎn)存入Flash避免了存儲(chǔ)過程中數(shù)據(jù)丟失，保證了數(shù)據(jù)完整性。經(jīng)實(shí)測實(shí)驗(yàn)驗(yàn)證，該測試裝置采樣速度可達(dá)500 MHz，采樣精度為12 b，且能穩(wěn)定采集，信號(hào)完整性良好，滿足測試裝置對脈沖信號(hào)的采集存儲(chǔ)要求，具有一定的使用價(jià)值。該裝置對信號(hào)的串?dāng)_，EMI等仍需進(jìn)一步分析研究，以降低采樣中出現(xiàn)的噪聲。