郝冰澄

（運(yùn)城學(xué)院，山西 運(yùn)城 044000）

1 工藝層面的電子電路低功耗設(shè)計(jì)

1.1 按比例縮小

隨著時(shí)間的推移，工藝改進(jìn)對(duì)功耗的影響變得越來(lái)越明顯。2004 年集成電路尺寸達(dá)到納米級(jí)，隨后納米級(jí)集成電路制造工藝被廣泛用于處理器、DSP 等復(fù)雜電路中。2006 年，英特爾制造出65 納米處理器。2008 年，英特爾發(fā)布了首款45 納米級(jí)移動(dòng)CPU。隨著系統(tǒng)集成度的持續(xù)提升，電子元件容量減小，微電路之間的連接減少，從而顯著降低功耗。隨著技術(shù)的發(fā)展，多層金屬布線成為可能。在金屬頂部使用全局連接會(huì)減少互連電容，減少延遲、功耗。按比例縮小技術(shù)在降低功耗方面效果顯著。

1.2 封裝技術(shù)

封裝技術(shù)對(duì)芯片功耗有很大影響。微電路級(jí)的輸入輸出功耗約為系統(tǒng)總功耗的1/4～1/2，由于芯片間接口功耗較大，而動(dòng)態(tài)功耗和電容之間存在線性關(guān)系，因此接口電容器輸入、輸出的功耗占比很大，故在多芯片系統(tǒng)中需要重點(diǎn)考慮輸入輸出功耗的優(yōu)化。與印刷電路板相比，封裝技術(shù)能顯著減少芯片間通信功耗。在多芯片封裝工藝中，全部芯片都被封裝于同一個(gè)基板，芯片之間的輸入、輸出接口電容明顯降低，從而降低功耗。封裝技術(shù)的運(yùn)用還降低了跨芯片中繼線的長(zhǎng)度和電容量，從而減少了等待時(shí)間，并提高了電路性能，最終實(shí)現(xiàn)低功耗。相較于其他封裝技術(shù)，MCM包裝顯提升了系統(tǒng)集成度。一個(gè)10 英寸的wafer 可以集成多達(dá)10 億個(gè)晶體管，這不僅節(jié)省了空間而且可以降低功耗。

2 版圖層面的低功耗設(shè)計(jì)

版圖優(yōu)化應(yīng)同時(shí)針對(duì)元件和連接進(jìn)行優(yōu)化。Elmore 模型沒(méi)有將互連延遲和功耗與晶體管和引腳的尺寸明確地關(guān)聯(lián)起來(lái)。因此，需要適當(dāng)創(chuàng)建模型以促進(jìn)在版圖層面的低功耗優(yōu)化，其中連接線的功耗優(yōu)化逐漸成為整個(gè)電路功耗優(yōu)化的關(guān)鍵。傳統(tǒng)的電路版圖布線僅關(guān)注面積、延遲，在從外部接口添加有關(guān)信號(hào)活動(dòng)的信息后實(shí)現(xiàn)功耗優(yōu)化?，F(xiàn)在在面對(duì)復(fù)雜的電路項(xiàng)目設(shè)計(jì)時(shí)往往要將電路分為多個(gè)小型電路塊，分別對(duì)其進(jìn)行優(yōu)化。電路塊內(nèi)部連接短且電容小，在劃分電路列表時(shí)應(yīng)考慮信號(hào)活躍度。活躍度低的互連應(yīng)該處于邊界，但是在優(yōu)化功耗時(shí)，應(yīng)使用信號(hào)活躍度加權(quán)電路互連，以最大程度地支持電路塊的高效率互連。在納米級(jí)條件下進(jìn)行電路設(shè)計(jì)時(shí)，由于耦合電容器對(duì)整體互連能力和功耗有很大貢獻(xiàn)，因此引腳間距也應(yīng)根據(jù)布線期間的信號(hào)活動(dòng)強(qiáng)度相應(yīng)調(diào)整，信號(hào)活躍度越高的網(wǎng)表要有限分配在不同層上。同時(shí)，應(yīng)根據(jù)連接電容，信號(hào)活躍度、延遲來(lái)權(quán)衡引線的寬度[1]。

3 電路層面的低功耗設(shè)計(jì)

3.1 動(dòng)態(tài)邏輯電路

在特定的電路實(shí)現(xiàn)中，互補(bǔ)金屬氧化物半導(dǎo)體（CMOS）工藝有多種邏輯結(jié)構(gòu)，如多米諾邏輯、靜態(tài)邏輯、動(dòng)態(tài)邏輯、時(shí)鐘邏輯等。其中動(dòng)態(tài)邏輯是一種優(yōu)點(diǎn)突出的邏輯結(jié)構(gòu)。靜態(tài)CMOS 每個(gè)輸入都要連接到一個(gè)MOS（PMOS 或NMOS）管上，邏輯功效比較大。動(dòng)態(tài)CMOS 邏輯分為N 溝道動(dòng)態(tài)MOS 邏輯和P 溝道動(dòng)態(tài)MOS 邏輯，以N 型動(dòng)態(tài)邏輯為例來(lái)進(jìn)行說(shuō)明，結(jié)構(gòu)如圖1 所示。

PDN 是一個(gè)由NMOS 管陣列組成的下拉塊。動(dòng)態(tài)電路由時(shí)鐘信號(hào)驅(qū)動(dòng)以切換預(yù)充電模式、求值模式。當(dāng)時(shí)鐘信號(hào)為低電平時(shí)，PMOS 打開(kāi)，NMOS 關(guān)閉，CL充電，輸出為Vdd。反之NMOS 打開(kāi)，PMOS 關(guān)閉，因PDN 下拉，輸出為0。動(dòng)態(tài)邏輯具有如下特征：邏輯功能由NMOS 的管狀矩陣組成的PDN 來(lái)實(shí)現(xiàn)，只要較少的晶體管，開(kāi)關(guān)速度快，且由于負(fù)載電容低、無(wú)短路電流，電源、電容器之間不存在電流，避免了靜態(tài)功耗的產(chǎn)生，從而降低功耗，但需時(shí)鐘驅(qū)動(dòng)控制邏輯門，增加了開(kāi)銷[2-3]。

圖1 N 型動(dòng)態(tài)CMOS 邏輯

3.2 異步電路

隨著集成電路元件體積不斷減小，單個(gè)芯片的集成能力持續(xù)增強(qiáng)，集成電路的同步開(kāi)發(fā)難度大大增加。在此背景下，異步集成電路的優(yōu)勢(shì)正在逐步顯現(xiàn)，如功耗低，高性能、簡(jiǎn)單的模塊化設(shè)計(jì)等。同步電路由統(tǒng)一時(shí)鐘控制，龐大的時(shí)鐘管理網(wǎng)絡(luò)會(huì)大大提高功耗。異步電路沒(méi)有統(tǒng)一時(shí)鐘控制，因此功耗更低。此外，由于沒(méi)有時(shí)鐘驅(qū)動(dòng)器，異步電路由任務(wù)驅(qū)動(dòng)，在沒(méi)有任務(wù)時(shí)自動(dòng)關(guān)閉。同步電路的最大時(shí)鐘頻率必須對(duì)應(yīng)最大邏輯延遲的情況，因此無(wú)法充分利用系統(tǒng)性能，而異步電路不使用全局時(shí)鐘，而是使用握手信號(hào)鏈來(lái)協(xié)調(diào)模塊之間的工作，因此異步電路可以最大程度地降低功耗。

4 門級(jí)層面的低功耗設(shè)計(jì)

4.1 單元映射

在門級(jí)別描述電路時(shí)必須使用邏輯門單元。如果在電路中執(zhí)行門級(jí)綜合時(shí)采用手動(dòng)輸入方式，則綜合器將從綜合庫(kù)中選擇邏輯門模塊。目前，大部分ASIC供應(yīng)商都提供了低功耗單元庫(kù)，選擇此類單元庫(kù)可實(shí)現(xiàn)低能耗，這是使用單元映射基本思路，同時(shí)可以在邏輯單元內(nèi)安排活動(dòng)性較高的節(jié)點(diǎn)。由于邏輯塊內(nèi)負(fù)載電容較小，所以可降低總功耗。最簡(jiǎn)單的方法是電路的輸入門提升到三輸入門，從而減少使用的邏輯門，縮短總線長(zhǎng)度。當(dāng)前的EDA 工具很多都集成了單元映射功能，在執(zhí)行單元映射時(shí)不只是簡(jiǎn)單地兩個(gè)輸入門的結(jié)構(gòu)改進(jìn)為多個(gè)輸入門，而是要根據(jù)實(shí)際情況在設(shè)計(jì)庫(kù)中選擇邏輯元素的最佳組合，以最大化地降低功耗。

4.2 公因子提取

在邏輯綜合中提取公因子是簡(jiǎn)化邏輯網(wǎng)絡(luò)并降低電路實(shí)現(xiàn)成本的常用方法。例如，一個(gè)函數(shù)可以通過(guò)簡(jiǎn)化和變形來(lái)接收多個(gè)表達(dá)式，因此，可以使用不同的邏輯結(jié)構(gòu)來(lái)實(shí)現(xiàn)相同的函數(shù)。盡管不同邏輯結(jié)構(gòu)的實(shí)現(xiàn)在面積和時(shí)間上可能不會(huì)有很大變化，但是由于每個(gè)輸入信號(hào)的反相率不同，電路的功耗也會(huì)有很大變化。因此，在設(shè)計(jì)電路時(shí)，由高速旋轉(zhuǎn)信號(hào)控制的負(fù)載應(yīng)盡可能小，即這些信號(hào)應(yīng)靠近輸出端。在設(shè)計(jì)電路時(shí)，有必要弄清每個(gè)信號(hào)的活動(dòng)性，并且通過(guò)根據(jù)每個(gè)信號(hào)的活動(dòng)性提取公因子來(lái)合理地排序每個(gè)信號(hào)在電路中的位置。

4.3 路徑平衡

路徑平衡是指用于將某元件多個(gè)輸入信號(hào)同時(shí)饋送到一個(gè)輸入的路徑延遲技術(shù)。平衡路徑的技術(shù)能有效降低出現(xiàn)信號(hào)的可能性，這些信號(hào)會(huì)導(dǎo)致電子元件輸出端形成不必要的翻轉(zhuǎn)，電路如圖2 所示。其中，a、b 是同時(shí)輸入的兩個(gè)信號(hào)，則輸出信號(hào)應(yīng)具有恒定的零輸出信號(hào)。但是，在實(shí)際電路中，由于電路不平衡可能會(huì)產(chǎn)生毛刺，結(jié)果a 和b 不能同時(shí)到達(dá)輸入，因此會(huì)產(chǎn)生輸出信號(hào)。采用路徑平衡技術(shù)降低邏輯深度，信號(hào)所經(jīng)路徑減少，負(fù)載降低，從而降低功耗。

圖2 路徑平衡電路

4.4 門尺寸優(yōu)化

優(yōu)化門尺寸的基本思路是減小路徑非關(guān)鍵網(wǎng)關(guān)尺寸，從而降低功耗。如果電路性能不受限制，則可減小全部門的尺寸以降低功耗，從而將門尺寸優(yōu)化問(wèn)題轉(zhuǎn)化為滿足延遲限制下的功耗最小化問(wèn)題。首先可以根據(jù)路徑對(duì)時(shí)間約束進(jìn)行線性化，再求解線性方程獲得全局最優(yōu)解。由于采用了低帶寬的模塊，電平轉(zhuǎn)換速度減慢，從而導(dǎo)致短路電流增加，這是優(yōu)化門尺寸的一個(gè)限制因素。對(duì)于給定時(shí)間范圍內(nèi)優(yōu)化離散快門大小變化功率問(wèn)題，其基本思想是從最小的門開(kāi)始逐步增加關(guān)鍵路徑，大小以滿足限制并最小化通道切換活動(dòng)。

5 結(jié)構(gòu)層面低功耗設(shè)計(jì)

5.1 門控時(shí)鐘

同步設(shè)計(jì)中功耗大部分來(lái)自時(shí)鐘。時(shí)鐘是唯一一個(gè)始終在充電和放電的信號(hào)。時(shí)鐘信號(hào)往往要驅(qū)動(dòng)一棵大的時(shí)鐘樹(shù)，在多數(shù)時(shí)候會(huì)導(dǎo)致不必要的翻轉(zhuǎn)。當(dāng)電路的某一部分處于待機(jī)模式或執(zhí)行無(wú)用的計(jì)算時(shí)，其時(shí)鐘信號(hào)將變?yōu)闊o(wú)效，可以有效地降低時(shí)鐘驅(qū)動(dòng)器的功耗，范圍越大，功耗降低越明顯。

5.2 狀態(tài)分配

有限狀態(tài)機(jī)的狀態(tài)分布對(duì)其最終邏輯實(shí)現(xiàn)的區(qū)域有直接影響，很多研究者提出由兩級(jí)或更多級(jí)邏輯實(shí)現(xiàn)的最小面積編碼技術(shù)，可以盡量減少功耗。一種方法是將相關(guān)狀態(tài)代碼分配給相應(yīng)狀態(tài)的編碼，以減少由狀態(tài)轉(zhuǎn)換引起的電路活動(dòng)。為了減少組合的有限狀態(tài)機(jī)電路功耗，通過(guò)改變傳統(tǒng)編碼方案中使用的目標(biāo)函數(shù)并考慮到組合方案的復(fù)雜性來(lái)降低功耗。

6 結(jié)論

數(shù)字集成電路的功耗優(yōu)化方法很多，分布于各個(gè)設(shè)計(jì)層次中。本文對(duì)各個(gè)層面的功耗優(yōu)化進(jìn)行了分析，得到如下結(jié)論。

（1）分析了電子電路功耗的設(shè)計(jì)基本流程。

（2）比較了各種低功耗設(shè)計(jì)方法的特點(diǎn)。

（3）探討了低功耗數(shù)字電路的基本設(shè)計(jì)策略，并詳細(xì)介紹了工藝、電路、版圖等邏輯門等層面的功耗設(shè)計(jì)方法。

從完成的工作和低功耗設(shè)計(jì)的發(fā)展前景來(lái)看，仍然有必要開(kāi)發(fā)低功耗IP 庫(kù)并開(kāi)發(fā)高性能的低功耗設(shè)備，在集成技術(shù)和其他方面進(jìn)行進(jìn)一步研究。