張蕾， 楊晨晨， 王興華

(北京理工大學(xué) 信息與電子學(xué)院，北京 100081)

隨著無(wú)線傳感器網(wǎng)絡(luò)、可穿戴設(shè)備、醫(yī)學(xué)可植入器件等新興、低能耗器件系統(tǒng)的應(yīng)用需求越來(lái)越迫切[1-4]，對(duì)系統(tǒng)中模數(shù)轉(zhuǎn)換器等核心器件提出了更高的要求. 相比于快閃型(flash)、流水線型(pipeline)和∑-Δ型(Sigma-delta)等類型的模數(shù)轉(zhuǎn)換器，逐次逼近型模數(shù)轉(zhuǎn)換器結(jié)構(gòu)簡(jiǎn)單、模擬電路少、功耗低、尺寸小、輸出數(shù)據(jù)不存在流水延時(shí)等優(yōu)點(diǎn)，而且其制造工藝與現(xiàn)代數(shù)字CMOS工藝的兼容性好，易于在較低的工藝成本下實(shí)現(xiàn)等特性，得到了廣泛的應(yīng)用[5-8]. 近些年，降低整個(gè)SAR ADC系統(tǒng)功耗的新型電路結(jié)構(gòu)不斷涌現(xiàn). 例如，通過(guò)優(yōu)化開關(guān)電容陣列的電平轉(zhuǎn)換能效[9]；采用分段式電容減小電容陣列的總電容，進(jìn)而降低功耗[10]；基于信號(hào)活躍性的采用低位開始的逐次逼近方法[11]；采用低功耗的動(dòng)態(tài)比較器[12]；半動(dòng)態(tài)SAR控制邏輯[13]等等電路.

本文提出了一種適用于便攜可穿戴設(shè)備的10位低功耗SAR ADC. 電路采用時(shí)域比較器有效降低了整體電路的靜態(tài)功耗，減小了共模偏移對(duì)比較器的影響. 同時(shí)，采用分段式電容陣列以及部分單調(diào)式電容陣列電壓轉(zhuǎn)換方式，有效減小整體電路的總電容和功耗.

1 SAR ADC整體結(jié)構(gòu)

本文設(shè)計(jì)的基于時(shí)域比較器的SAR ADC結(jié)構(gòu)如圖1所示，主要模塊包括柵壓自舉開關(guān)、時(shí)域比較器、數(shù)模轉(zhuǎn)換電路(DAC)、時(shí)鐘產(chǎn)生電路和邏輯控制單元. 與傳統(tǒng)電壓模比較器不同，本文采用時(shí)域比較器，將不同的輸入電壓信號(hào)轉(zhuǎn)化為對(duì)電容的放電速率的不同，進(jìn)而轉(zhuǎn)換為時(shí)間信號(hào)，通過(guò)鑒相器檢測(cè)出有不同輸入信號(hào)產(chǎn)生的延時(shí)差異. DAC電路采用分段式二進(jìn)制加權(quán)的電容陣結(jié)構(gòu)，大大降低了所需單位電容的數(shù)目. 實(shí)現(xiàn)10位的轉(zhuǎn)換精度，傳統(tǒng)的并行二進(jìn)制加權(quán)電容陣列結(jié)構(gòu)需要1 024個(gè)單位電容，本文通過(guò)分段式電容陣列降低總電容，進(jìn)而降低整個(gè)電容陣列功耗，如圖1所示，電容陣列分為高5位與低5位DAC，中間通過(guò)橋接電容Cs連接，整體只需128個(gè)單位電容即可實(shí)現(xiàn)10位DAC的功能，單位電容為200 fF. 整體電路采用全差分結(jié)構(gòu)有效抑制了襯底和電源噪聲，提高了電路精度.

電路在初始狀態(tài)最高位電容的下極板接地電位，其他位電容的下極板接參考電壓電位VREF. 柵壓自舉開關(guān)對(duì)輸入信號(hào)進(jìn)行采樣并將采樣后的電平保持在DAC的上級(jí)板，比較器對(duì)采樣信號(hào)進(jìn)行第一次比較，如果Vp

2 電路設(shè)計(jì)

2.1 柵壓自舉開關(guān)

在SAR ADC中，采樣保持電路對(duì)輸入信號(hào)進(jìn)行采樣，其性能對(duì)整體信噪比、線性度和直流失調(diào)等有重要影響. 在采樣階段，開關(guān)導(dǎo)通電阻和采樣電容構(gòu)成了一個(gè)RC網(wǎng)絡(luò)，限制了帶寬. 自舉開關(guān)的柵-源電壓為一定值，導(dǎo)通電阻恒定，不隨輸入信號(hào)的變化而變化，極大地提高了開關(guān)地線性度，改善了采樣保持電路地性能. 傳統(tǒng)自舉開關(guān)采用電荷泵的方式，實(shí)現(xiàn)開關(guān)管的高柵壓，本文采用改進(jìn)型自舉開關(guān)，如圖2所示，減小了大電容的使用，大大減少了開關(guān)的功耗，同時(shí)有效節(jié)省了芯片面積.

時(shí)鐘信號(hào)CLK為低電平時(shí)，M3和M4構(gòu)成的反相器輸出高電平使M6導(dǎo)通，電容C下極板接地，M8和M9柵極為高電平導(dǎo)通，M8漏極接低電平，M5導(dǎo)通，電容C被充電到VDD，M1導(dǎo)通，故M7柵極接高電平而截止，開關(guān)M11處于斷開狀態(tài)；當(dāng)時(shí)鐘信號(hào)為高電平時(shí)，M6和M9截止，M2導(dǎo)通，M7柵極接在M6漏極，即M7的柵源電壓為-VDD，管子導(dǎo)通，其漏電壓為高電平，M10導(dǎo)通，開關(guān)管M11的柵電壓升至VDD+Vin，開關(guān)處于導(dǎo)通狀態(tài)，柵源電壓為VDD，實(shí)現(xiàn)柵壓自舉功能.

2.2 時(shí)域比較器

本文提出的時(shí)域比較器(time domain comparator, TDC)，由兩個(gè)電壓控制延時(shí)線(voltage control delay line, VCDL)和一個(gè)鑒相器(phase detector, PD)組成，如圖3所示.

電壓控制延時(shí)線相當(dāng)于比較器的預(yù)放大電路，由多級(jí)電壓控制型延時(shí)單元組成，如圖4所示. 輸入信號(hào)inn和inp控制對(duì)寄生電容的充放電時(shí)間，從而控制從輸入時(shí)鐘到輸出時(shí)鐘的延時(shí)時(shí)間，對(duì)于NMOS控制的延時(shí)級(jí)，控制電壓inp越大，輸出節(jié)點(diǎn)的放電電流越大，延時(shí)時(shí)間越??；對(duì)于PMOS控制的延時(shí)級(jí)，控制電壓inn越小，輸出節(jié)點(diǎn)的充電電流越大，延時(shí)時(shí)間越小. 對(duì)任意一個(gè)電壓控制延時(shí)線來(lái)說(shuō)，inp越大，inn越小，由比較器時(shí)鐘CLK到輸出OUT的延時(shí)時(shí)間越小，因此差分輸入對(duì)兩個(gè)延時(shí)線的延時(shí)時(shí)間影響是相反的，兩個(gè)延時(shí)線的輸出IN1和IN2之間存在著相位差. 對(duì)于每一級(jí)延時(shí)電路來(lái)說(shuō)，假設(shè)其壓擺率恒定，如式(1)所示.

SR=ISS/Cp.

(1)

式中：ISS為充放電電流；Cp為每一級(jí)輸出節(jié)點(diǎn)的寄生電容，則該級(jí)的延時(shí)時(shí)間Td為

(2)

由兩級(jí)延時(shí)電路構(gòu)成的延時(shí)線的延時(shí)與差分輸入信號(hào)ΔVin=Vinp-Vinn有關(guān)，可表示為

(3)

化簡(jiǎn)為

(4)

其中g(shù)m為輸入管工作時(shí)的跨導(dǎo)，因此由N級(jí)延時(shí)電路構(gòu)成的延時(shí)線的電壓-時(shí)間增益可表示為

(5)

從式(5)看出，可以通過(guò)增加級(jí)數(shù)或提高寄生電容的方式增大電壓控制延時(shí)串的電壓-時(shí)間增益. 延時(shí)電路的功耗主要包括由漏電流引起的靜態(tài)功耗和電路翻轉(zhuǎn)時(shí)的動(dòng)態(tài)功耗，其中對(duì)寄生電容進(jìn)行充放電造成的動(dòng)態(tài)功耗占整體電路的主要部分，因此N級(jí)電壓控制延時(shí)電路的總功耗可以表示為

(6)

基于RS鎖存器結(jié)構(gòu)的鑒相器鑒別IN1和IN2間的相位差，得出比較結(jié)果. 初始狀態(tài)IN1和IN2都為0，L1和L2均被拉至VDD，輸出OUT保持之前的狀態(tài)，當(dāng)Vinp>Vinn時(shí)，IN1的延時(shí)時(shí)間小于IN2的延時(shí)時(shí)間，即IN1超前IN2上升至高電平，L1先于L2被拉到底，導(dǎo)致L2受正反饋?zhàn)饔米優(yōu)閂DD，OUT輸出為1；反之當(dāng)Vinp

初始狀態(tài)IN1和IN2都為0，L1和L2均被拉至VDD，輸出OUT保持之前的狀態(tài)，當(dāng)Vinp>Vinn時(shí)，IN1的延時(shí)時(shí)間小于IN2的延時(shí)時(shí)間，即IN1超前IN2上升至高電平，L1先于L2被拉到底，導(dǎo)致L2受正反饋?zhàn)饔米優(yōu)閂DD，OUT輸出為1；反之當(dāng)Vinp

2.3 控制邏輯單元及時(shí)序

控制邏輯單元根據(jù)比較器輸出結(jié)果，控制DAC電容陣列中每一位電容電壓的切換，實(shí)現(xiàn)其輸出電壓與輸入信號(hào)的逐次逼近. 傳統(tǒng)的單調(diào)式開關(guān)電容切換是在每一位均采用下拉模塊，即轉(zhuǎn)換時(shí)將下極板由VREF切換至地，因此共模逐漸從Vcm下降至接近0的電位，共模偏移非常大. 部分單調(diào)切換策略要求上拉和下拉模塊同時(shí)存在，最高位使用上拉模塊，剩下9位使用下拉模塊，這樣最終共模電平停留在Vcm附近.

上拉模塊和下拉模塊電路結(jié)構(gòu)如圖6所示. 當(dāng)時(shí)鐘為低時(shí)，與非門輸出為“1”，置位端Ci接地；當(dāng)時(shí)鐘上升沿到來(lái)時(shí), 由觸發(fā)器將結(jié)果輸送到反相器輸入端，如果比較結(jié)果為“1”，經(jīng)過(guò)反相器變?yōu)椤?”，

Ci保持不變，若比較結(jié)果為“0”，經(jīng)過(guò)反相器變?yōu)椤?”，與非門輸出“0”，置位端Ci接VREF，完成上拉動(dòng)作. 下拉單元功能與上拉單元功能相反，其在比較結(jié)果較大的一端向下置位，即時(shí)鐘為低時(shí)，與門輸出為“0”，置位端Ci保持輸出VREF；當(dāng)時(shí)鐘上升沿到來(lái)時(shí)，若比較結(jié)果為“0”，即該位值較小，與門輸出“0”，置位端保持VREF不變，當(dāng)比較結(jié)果為“1”時(shí)，與門輸出變?yōu)椤?”，置位端Ci將接地，完成下拉動(dòng)作.

本文采用同步控制時(shí)序，完成一次轉(zhuǎn)換過(guò)程需要12個(gè)時(shí)鐘(CLK)周期，其中2個(gè)CLK為采樣時(shí)鐘周期(CLKS)，10個(gè)時(shí)鐘周期完成電壓轉(zhuǎn)換，比較時(shí)鐘(CLKC)由CLK及延時(shí)單元產(chǎn)生. 采用部分單調(diào)式開關(guān)策略，電容陣列需要切換9次，因此只需9個(gè)控制切換電容陣的開關(guān)以及控制開關(guān)的時(shí)鐘CLK1～CLK9，控制時(shí)序如圖7所示.

3 仿真結(jié)果與分析

在Cadence仿真軟件環(huán)境下，采用TSMC90工藝，對(duì)SAR ADC整體電路并進(jìn)行仿真. 在電源電壓為1 V，參考電壓VREF為1 V，輸入信號(hào)頻率為153.9 kHz，幅度為0.9 V，采樣率308 kHz，有效位數(shù)為9.45 bit，具體各項(xiàng)性能指標(biāo)，如表1所示. 輸入信號(hào)頻率從9～154 kHz頻率下ADC的性能曲線，如圖8所示. 整體SAR ADC的版圖，如圖9所示.

表1 SAR ADC性能總結(jié)Tab.1 Performance summary of proposed SAR ADC

4 結(jié) 論

論文設(shè)計(jì)了一種適用于低功耗系統(tǒng)要求的SAR ADC，采用時(shí)域比較器替代傳統(tǒng)比較器的實(shí)現(xiàn)方式，減小了共模偏移對(duì)比較器的影響和靜態(tài)功耗，具有較強(qiáng)的實(shí)用價(jià)值. 同時(shí)結(jié)合SAR ADC的結(jié)構(gòu)特點(diǎn)，采用部分單調(diào)式的電容陣列電壓轉(zhuǎn)換過(guò)程，進(jìn)一步有效減小電容陣列總電容及其功耗. 仿真驗(yàn)證結(jié)果表明，該結(jié)構(gòu)可以在保證10 bit轉(zhuǎn)換精度的要求下有效降低整體電路的功耗，有著重要的實(shí)際意義.