李明 姚雪霞 曹婷 劉國(guó)梁

摘? 要：功率VDMOS就是垂直導(dǎo)電的雙擴(kuò)散結(jié)構(gòu)器件，功率VDMOS克服了其他MOS的各種缺點(diǎn)，是在功率集成工藝基礎(chǔ)上發(fā)展起來(lái)的新一代電子器件。IDSS是衡量VDMOS器件性能的一個(gè)重要參數(shù)，同時(shí)，影響VDMOS產(chǎn)品良率的各個(gè)參數(shù)，也是一個(gè)難以解決的問(wèn)題。從VDMOS器件結(jié)構(gòu)及工藝入手，對(duì)參數(shù)失效原因做了較全面的分析，總結(jié)了VDMOS器件參數(shù)失效的因素及對(duì)應(yīng)的工藝控制難點(diǎn)。以供VDMOS工作者以及相關(guān)技術(shù)人員參考。

關(guān)鍵詞：VDMOS;IDSS;DS漏電;DS 短路

中圖分類號(hào)：TN386? ? ? 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：2096-4706（2020）06-0027-04

Abstract：Power VDMOS is a vertically conductive double-diffusion structure device，which overcomes various shortcomings of other MOS and is a new generation of electronic devices developed on the basis of power integration technology. IDSS is an important parameter to measure the performance of VDMOS devices. Meanwhile，it is also a difficult problem to solve that various parameters affect the yield of VDMOS products. Starting from the structure and technology of VDMOS device，the cause of parameter failure is analyzed comprehensively，and the factors of parameter failure of VDMOS device and the corresponding process control difficulties are summarized. For reference of VDMOS workers and related technicians.

Keywords：VDMOS;IDSS;DS leakage;DS short

0? 引? 言

功率半導(dǎo)體器件VDMOS結(jié)構(gòu)，即垂直雙擴(kuò)散形成表面溝道的MOS。是多子主要電子參與器件，所以具有MOS功率器件的優(yōu)點(diǎn)，比如：生產(chǎn)工藝簡(jiǎn)單、開(kāi)關(guān)速度快、容易實(shí)現(xiàn)短溝道、驅(qū)動(dòng)功率小。VDMOS采用自對(duì)準(zhǔn)工藝，降低生產(chǎn)工藝對(duì)準(zhǔn)難度，并且元胞是并聯(lián)的，具有負(fù)的溫度系數(shù)，易實(shí)現(xiàn)大電流和更寬的安全工作區(qū)。同時(shí)，其工藝特點(diǎn)決定了它能方便地和其他類型的器件相集成，推動(dòng)了電力電子技術(shù)的發(fā)展。

VDMOS的應(yīng)用范圍涉及開(kāi)關(guān)電源、汽車、通信、手機(jī)、電腦、工業(yè)、航天、辦公用品等，其應(yīng)用非常廣泛。目前，全社會(huì)都在提倡節(jié)能降耗、綠色環(huán)保，功率MOSFET對(duì)節(jié)約能源、提高小功率裝置的效率和性能具有重要的意義。特別是在照明開(kāi)關(guān)驅(qū)動(dòng)方面，有巨大的市場(chǎng)。因VDOMS有開(kāi)關(guān)速度快、功率低、開(kāi)關(guān)損耗低等優(yōu)點(diǎn)，對(duì)我國(guó)綠色照明工程有巨大的幫助。本文針對(duì)本公司VDMOS生產(chǎn)過(guò)程中VDMOS產(chǎn)品參數(shù)失效的問(wèn)題的研究，特別IDSS失效問(wèn)題進(jìn)行多方面的研究。

1? VDMOS器件關(guān)鍵參數(shù)介紹

如圖1所示，VDMOS結(jié)構(gòu)就是P型注入和N+注入后兩次擴(kuò)散形成P型區(qū)和N+型區(qū)，在硅表面P型區(qū)和N+型區(qū)之間形成溝道，在柵極加壓后溝道開(kāi)啟，電流在溝道內(nèi)沿表面流動(dòng)，然后垂直地被漏極收集，圖中S為源極，D為漏極，G為柵極。VDMOS的制造工藝過(guò)程中采用自對(duì)準(zhǔn)雙擴(kuò)散工藝，自對(duì)準(zhǔn)因?yàn)椴粫?huì)產(chǎn)生跑偏問(wèn)題，可以精確控制溝道長(zhǎng)度、短溝道與穿通電壓的矛盾。VDMOS結(jié)構(gòu)中，若溝道長(zhǎng)度太短，當(dāng)源漏電壓較大時(shí)，在達(dá)到結(jié)的雪崩擊穿電壓之前，源漏之間已經(jīng)穿通，也就是源漏電壓未達(dá)到設(shè)計(jì)的擊穿電壓。若想獲得更高的擊穿電壓就必須加大源漏結(jié)間的距離，但這樣會(huì)使器件跨導(dǎo)變小，降低頻率特性。而采用雙擴(kuò)散工藝可以克服這一矛盾，在N-外延層上進(jìn)行P區(qū)和N+區(qū)雙重?cái)U(kuò)散，精確控制溝道長(zhǎng)度、形狀。漏區(qū)與溝道之間存在著N-外延層，它使PN-結(jié)的耗盡區(qū)主要向N-區(qū)一側(cè)擴(kuò)展，從而有效地阻止了穿通效應(yīng)的發(fā)生。外延層厚度可做得足夠大，以達(dá)到擊穿電壓的要求。

VDMOS器件關(guān)鍵參數(shù)包括開(kāi)啟電壓（VTH）、導(dǎo)通電阻（RDSON）、源漏擊穿電壓（BVDSS）、柵源漏電（IGSS）、源漏間漏電（IDSS）等。

開(kāi)啟電壓：VDMOS的有源區(qū)在柵電壓的控制下，逐漸由耗盡變?yōu)榉葱?，直至形成?dǎo)電溝道。則當(dāng)有源區(qū)達(dá)到表面反型形成溝道的最小柵源電壓，我們定義它為VDMOS開(kāi)啟電壓，用VTH表示。可能造成VDMOS開(kāi)啟電壓用VTH超規(guī)格的原因：溝道區(qū)的摻雜濃度（P-BODY的注入劑量、驅(qū)入）、柵極氧化層的質(zhì)量以及厚度。

導(dǎo)通電阻：每個(gè)VDMOS結(jié)構(gòu)都可以說(shuō)由八部分電阻組成（如圖2所示），也就是說(shuō)電流由源極流向漏極需要經(jīng)過(guò)這八部分電阻，分別為：源極接觸電阻（Rcs）;源區(qū)體電阻（Rbs）;溝道電阻（Rch）;積累層電阻（Ra）;結(jié)型場(chǎng)效應(yīng)晶體管電阻（Rj）;外延層電阻（Re）;襯底電阻（Rbd）;漏極接觸電阻（Rcd）?？赡苡绊慥DMOS導(dǎo)通電阻的因素為源極接觸電阻，此區(qū)域?yàn)橹負(fù)诫s，占導(dǎo)通電阻的比例很低，一般不會(huì)發(fā)生異常;溝道電阻，溝道長(zhǎng)度（SRC/BODY的結(jié)深）的大/小，造成溝道電阻偏大/小;積累層電阻，積累層電阻占RDSON的比例很小，產(chǎn)生問(wèn)題的可能性很小;外延層電阻，外延層的厚度/電阻率都直接影響到阻值;襯底電阻，襯底為重?fù)诫s，電阻率比較低，但是襯底很厚，由襯底的厚度決定襯底電阻大小;漏極接觸電阻，主要是金屬和D極接觸的電阻，與背面金屬電阻和金屬和背面材料接觸合金有關(guān)。

源漏擊穿電壓：對(duì)于VDMOS這種結(jié)構(gòu)，源漏擊穿電壓BVDSS規(guī)定為Vgs=0時(shí)在源漏間所加的最大反偏電壓，它表征了器件的耐壓的極限能力。反偏電壓的擊穿主要是以突變結(jié)PN-結(jié)的雪崩擊穿方式?jīng)Q定的，而且由于沒(méi)有少子貯存效應(yīng)，不存在二次擊穿，因此簡(jiǎn)化了對(duì)擊穿特性的研究。可能影響源漏擊穿電壓因素：P-BODY/N-EPI之間的結(jié)出現(xiàn)問(wèn)題，漏電變大，擊穿電壓變低;P-BODY摻雜濃度/驅(qū)入異常;改變BODY注入劑量/驅(qū)入，可以最直接/有效地影響漏擊穿電壓;EPI缺陷;分壓環(huán)異常;表面缺陷，造成表面漏電。

柵源漏電（IGSS）：IGSS是指在指定的柵極電壓情況下流過(guò)柵極的漏電流。可能影響柵源漏電的因素：柵極氧化層質(zhì)量;POLY層次的殘留;CONT的對(duì)偏，CONT對(duì)偏直接會(huì)造成G/S短路;S/G之間金屬殘留。

源漏間漏電（IDSS）：IDSS是指在當(dāng)柵極電壓為零時(shí)，在指定的源漏電壓下的源漏之間的泄漏電流。既然泄漏電流隨著溫度的增加而增大，IDSS在室溫和高溫下都有規(guī)定。漏電流造成的功耗可以用IDSS乘以源漏之間的電壓計(jì)算，通常這部分功耗可以忽略不計(jì)。源漏間漏電IDSS是衡量VDMOS器件性能的一個(gè)非常重要的參數(shù)，一般VDMOS產(chǎn)品要求IDSS<100 nA，若IDSS偏大，輕則使功耗增大，器件壽命縮短，重則導(dǎo)致DS短路，器件功能不正常。同時(shí)，VDMOS器件失效項(xiàng)目中，IDSS也是非常難解決的問(wèn)題。由此可見(jiàn)，對(duì)IDSS失效的控制對(duì)于VDMOS器件來(lái)說(shuō)是非常重要的。

測(cè)試電路如圖3所示，GS短接接地，在DS間加設(shè)定正向（反向）偏壓VDS，測(cè)量DS間的電流為IDSS，一般IDSS測(cè)量規(guī)范小于100 nA。

2? IDSS失效原因分析

圖4為平面VDMOS器件的剖面結(jié)構(gòu)。對(duì)于VDMOS器件來(lái)說(shuō)，一個(gè)芯片可能由成千上萬(wàn)如圖4所示的元胞構(gòu)成，任何一個(gè)元胞源漏漏電偏大或者短接都會(huì)導(dǎo)致整個(gè)器件失效。IDSS失效一般都不會(huì)是短路，而是漏電偏大。短路的話，就直接是P-BODY/N-EPI的結(jié)擊穿了。

從剖面結(jié)構(gòu)分析以及VDMOS器件特點(diǎn)可知，導(dǎo)致源漏漏電偏大甚至短接的主要原因有以下幾種：設(shè)計(jì)原因?qū)е侣╇娖?工藝條件對(duì)源漏漏電的影響;在線生產(chǎn)過(guò)程沾污對(duì)源漏漏電的影響匯總。

2.1? 設(shè)計(jì)原因?qū)е略绰┞╇娖?/p>

VDMOS器件20 V到1 200 V設(shè)計(jì)都有，不同電壓設(shè)計(jì)不同。設(shè)計(jì)主要是產(chǎn)品BV不夠?qū)е略绰┞╇娖筝^多。

設(shè)計(jì)造成產(chǎn)品BV不夠?qū)е略绰┞╇娖笠幸韵聨追N：環(huán)區(qū)注入寬度不夠;環(huán)區(qū)離截止環(huán)多晶場(chǎng)板距離不夠;溝道太短，溝道設(shè)計(jì)太短會(huì)出現(xiàn)短溝道效應(yīng)，導(dǎo)致源漏漏電偏大。

環(huán)區(qū)注入寬度不夠或環(huán)區(qū)離截止環(huán)多晶場(chǎng)板距離不夠會(huì)影響環(huán)區(qū)在高壓下耗盡寬度并影響耐壓，導(dǎo)致相應(yīng)條件下測(cè)試漏電很大;1 000 V產(chǎn)品IDSS測(cè)試條件是偏壓VDS= 1 000 V，環(huán)區(qū)注入寬度和環(huán)區(qū)離截止環(huán)多晶場(chǎng)板距離對(duì)應(yīng)的源漏擊穿電壓和IDSS測(cè)試結(jié)果如表1所示。

2.2? 工藝條件對(duì)源漏漏電的影響

工藝條件造成產(chǎn)品BV不夠或者飽和摻雜導(dǎo)致源漏漏電偏大主要有以下幾種：環(huán)區(qū)注入劑量;襯底EPI電阻和厚度。表2表示環(huán)區(qū)注入劑量與源漏擊穿電壓和IDSS的關(guān)系;襯底EPI電阻/厚度與源漏擊穿電壓和IDSS的關(guān)系如表3所示。

2.3? 在線生產(chǎn)過(guò)程沾污對(duì)源漏漏電的影響匯總

（1）VDMOS生產(chǎn)過(guò)程中要分開(kāi)硼磷分開(kāi)，避免沾污，特別是高溫爐管和爐前清洗必須分開(kāi)。不然會(huì)存在互相沾污影響產(chǎn)品參數(shù);比如硼1 150 ℃擴(kuò)散時(shí)產(chǎn)品有磷沾污，會(huì)導(dǎo)致IDSS低良，如圖5所示，深色區(qū)域表示IDSS失效，BV擊穿會(huì)變軟擊穿，所以會(huì)導(dǎo)致IDSS測(cè)試不過(guò)。

（2）VDMOS生產(chǎn)過(guò)程中的光刻涂膠過(guò)程都會(huì)清洗背面，若背面有光刻膠殘留，等到下一步爐管高溫作業(yè)時(shí)會(huì)影響下一片的正面;這些沾污會(huì)導(dǎo)致IDSS漏電變大，如圖6所示，深色區(qū)域?yàn)镮DSS失效，測(cè)試結(jié)果如表4所示。

（3）VDMOS生產(chǎn)過(guò)程中離不開(kāi)CASSETTE，每一批WAFER都裝在CASSETTE，若CASSETTE與WAFER接觸位置比較臟，會(huì)沾污WAFER，導(dǎo)致WAFER接觸位置IDSS偏大，產(chǎn)品低良。如圖7所示，深色區(qū)域表示CASSETTE與WAFER接觸位置IDSS低良，測(cè)試結(jié)果如表5所示。

3? 結(jié)? 論

本文介紹VDMOS的結(jié)構(gòu)、介紹制造過(guò)程中自對(duì)準(zhǔn)雙擴(kuò)散工藝，及此工藝的優(yōu)點(diǎn)所在。讓大家能夠清晰地了解VDMOS的結(jié)構(gòu)和自對(duì)準(zhǔn)雙擴(kuò)散工藝。還講解了VDMOS靜態(tài)參數(shù)，同時(shí)根據(jù)經(jīng)驗(yàn)總結(jié)出影響參數(shù)的相關(guān)因素，方便大家分析參數(shù)異常。最重點(diǎn)是根據(jù)實(shí)驗(yàn)列出影響IDSS相關(guān)因素，方便為大家提供設(shè)計(jì)及生產(chǎn)過(guò)程中的VDMOS低良參數(shù)作為參考。

參考文獻(xiàn)：

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作者簡(jiǎn)介：李明（1984-），男，蒙古族，內(nèi)蒙古通遼人，工程師，多年從事半導(dǎo)體行業(yè)，熟悉VDMOD設(shè)計(jì)和生產(chǎn)工藝，畢業(yè)于遼寧大學(xué)電子科學(xué)與技術(shù)專業(yè)，本科，主要研究方向：半導(dǎo)體工藝流程設(shè)計(jì)、產(chǎn)品良率控制。