諶德軍，宋 嵩，梁顯鋒

(1.中國科學(xué)院 國家空間科學(xué)中心，北京 100190；2.中國科學(xué)院大學(xué)，北京 100190；3.Synopsys(北京)有限公司，北京 100086)

0 引言

目前,應(yīng)用于星載數(shù)傳發(fā)射機(jī)的載波源主要采用整數(shù)分頻鎖相環(huán)的方案[1]，載頻的頻點(diǎn)較固定，一旦衛(wèi)星發(fā)射便無法實(shí)現(xiàn)載頻的靈活可變。文獻(xiàn)[2]提出了一種星用X波段數(shù)傳發(fā)射機(jī)，其載波源輸出頻點(diǎn)是由本地恒溫晶振產(chǎn)生的基頻信號經(jīng)整數(shù)分頻鎖相環(huán)倍頻65倍而獲得。螢火一號火星探測器的X波段發(fā)射機(jī)載波源采用環(huán)內(nèi)混頻的整數(shù)鎖相環(huán)方案，頻率步進(jìn)為1.359 8 MHz[3]。上述頻率合成方案產(chǎn)生的載頻頻點(diǎn)基數(shù)小，間隔大，難以滿足科學(xué)實(shí)驗(yàn)衛(wèi)星在其他頻點(diǎn)的數(shù)據(jù)傳輸通信試驗(yàn)。對此需考慮一種小步進(jìn)輸出頻率的載波源方案，通過地面站發(fā)送遙控指令，星地?cái)?shù)傳通信載波頻率便可實(shí)現(xiàn)重新配置，為我國后續(xù)開展相關(guān)空間科研活動奠定基礎(chǔ)。頻率合成技術(shù)的實(shí)現(xiàn)方案主要有兩種：

1) 利用鎖相環(huán)(PLL)技術(shù)的間接頻率合成方案。

2) 利用直接數(shù)字頻率合成(DDS)技術(shù)的直接頻率合成方案。

第1)種方案具有輸出頻率范圍寬及頻譜純度高等優(yōu)點(diǎn)，但是頻率分辨率較低；第2)種方案可實(shí)現(xiàn)極高的頻率分辨率，但通常適用于輸出頻率較低的應(yīng)用且雜散抑制度較差[4-6]，將DDS和PLL技術(shù)進(jìn)行綜合應(yīng)用可優(yōu)勢互補(bǔ)。由于我國宇航級DDS芯片技術(shù)還不成熟，難以適應(yīng)空間輻射環(huán)境，設(shè)計(jì)一種替代專用DDS芯片功能的電路意義重大。

采用現(xiàn)場可編程門陣列(FPGA)和數(shù)模轉(zhuǎn)換器(DAC)芯片實(shí)現(xiàn)DDS電路，與整數(shù)分頻PLL集成應(yīng)用，提出了一種應(yīng)用于星載數(shù)傳發(fā)射機(jī)的輸出頻率可配置的載波源方案，并采用商業(yè)芯片研制了載波源樣機(jī)。對載波源的核心參數(shù)指標(biāo)進(jìn)行了分析及測試，滿足設(shè)計(jì)指標(biāo)要求，證明了方案的可行性。

1 總體方案

星載可配置輸出頻率的X波段載波源關(guān)鍵技術(shù)指標(biāo)為8.025～8.4 GHz，頻率步進(jìn)100 Hz，相位噪聲小于-60 dBc/Hz@100 Hz、-70 dBc/Hz@1 kHz、-80 dBc/Hz@10 kHz、-90 dBc/Hz@100 kHz、-110 dBc/Hz@1 MHz，雜散抑制小于-65 dBc,超過了國軍標(biāo)GJB2207-94關(guān)于衛(wèi)星數(shù)據(jù)傳輸系統(tǒng)載波源指標(biāo)的要求[7]。

方案中系統(tǒng)功能模塊主要包括DDS模塊、PLL模塊、穩(wěn)壓電源模塊、低通濾波模塊及FPGA控制模塊，系統(tǒng)框圖如圖1所示。圖中，LPF表示低通濾波器，VCO表示壓控振蕩器，PD表示鑒相器，OCXO表示恒溫晶振，SPI表示串行外設(shè)接口。采用OCXO作為DDS的參考時鐘，用于獲得優(yōu)異的頻率穩(wěn)定度和相位噪聲性能。由于專用DDS芯片無法適應(yīng)空間應(yīng)用環(huán)境，采用FPGA和DAC芯片搭建電路實(shí)現(xiàn)DDS功能，通過改變FPGA中只讀存儲器(ROM)波形查找表的內(nèi)容及頻率控制字參數(shù)產(chǎn)生所需波形。但是DDS幾乎由數(shù)字部件組成，雜散抑制能力較差，因此，抑制DDS輸出雜散成為需解決的重要難題。OCXO輸出頻率通過DDS方式得到高精度可變信號，經(jīng)濾波后作為PLL的參考頻率，F(xiàn)PGA通過SPI串口配置PLL中PD的鑒相頻率，使載波源輸出8.025～8.4 GHz的中心頻點(diǎn)。

圖1 星載可配置輸出頻率的X波段載波源系統(tǒng)框圖

2 實(shí)現(xiàn)方案

2.1 DDS電路設(shè)計(jì)

DDS電路由Spartan-6系列的FPGA芯片、數(shù)模轉(zhuǎn)換芯片AD9744、100 MHz恒溫晶振MDF28S2S及相關(guān)外圍電路組成，選用紋波系數(shù)小的低壓差線性穩(wěn)壓器(LDO)為芯片提供工作需要的二次電源。Spartan-6系列芯片是Xilinx公司的低功耗、低成本的FPGA芯片，AD9744是ADI公司的14-bit高速數(shù)模轉(zhuǎn)換器芯片，最大采樣速率達(dá)到210 MS/s。在DDS電路設(shè)計(jì)中，F(xiàn)PGA芯片內(nèi)嵌鎖相環(huán)將OCXO產(chǎn)生的100 MHz參考信號倍頻至200 MHz，其中一路通過緩沖器后作為AD9744的差分時鐘信號，另一路作為相位累加器的采樣時鐘，在頻率控制字的控制下，相位累加器輸出相應(yīng)的相位碼，ROM波形查找表將相位碼信息轉(zhuǎn)化為波形量化采樣值，通過14路并行數(shù)據(jù)線驅(qū)動AD9744生成相應(yīng)頻率的差分正弦模擬信號，由變壓器ADTT1-1轉(zhuǎn)化成頻率為38.2～40 MHz時的任意頻點(diǎn)正弦模擬信號。

DDS在FPGA內(nèi)的實(shí)現(xiàn)主要包括ROM查找表的設(shè)計(jì)和相位累加器的設(shè)計(jì)。由于正弦波具有對稱性，僅需將1/4周期正弦函數(shù)的數(shù)據(jù)存儲在ROM中，通過象限和符號補(bǔ)償即可生成剩余3/4周期波形數(shù)據(jù)，并將相位累加器輸出的高10位相位碼設(shè)置為ROM查找表地址，節(jié)省了ROM空間。利用ISE軟件自帶ROM的IP核實(shí)現(xiàn)ROM的設(shè)計(jì)，在MATLAB中編寫所需正弦波的代碼并生成ROM初始化文件.coe文件，由于DAC無法輸出負(fù)電壓，因此需將正弦波的負(fù)值部分抬升到0～1之間，最終將.coe文件導(dǎo)入ROM中，完成ROM查找表的設(shè)計(jì)。相位累加器的位數(shù)決定了DDS的頻率分辨率。假設(shè)相位累加器的位數(shù)為N，頻率控制字為K，系統(tǒng)時鐘為fSYSCLK。那么DDS的頻率分辨率為

Δf=fSYSCLK/2M

(1)

DDS的輸出頻率為

(2)

FPGA芯片內(nèi)部的相位累加器位數(shù)為32位，即M=32，理論上K是介于1～(231-1)之間的任意整數(shù)。由式(1)可知,在fSYSCLK=200 MHz時，Δf=0.047 Hz。由式(2)可知,改變K的大小可控制DDS的輸出頻率。根據(jù)DDS所需輸出頻率值可推算出K值，對程序中K值進(jìn)行更改，通過JTAG接口將程序下載到FPGA，實(shí)現(xiàn)DDS輸出頻率的靈活配置，F(xiàn)PGA的SPI配置方式如圖2所示。同時，將程序固化至通過串行外設(shè)接口進(jìn)行操作的閃存芯片(SPI Flash)，下次斷電重啟便可由閃存芯片(Flash)自動配置程序。

圖2 FPGA的SPI配置方式

載波源輸出信號雜散主要來源于DDS固有雜散，是由DAC非線性、幅度及相位截?cái)嗾`差等因素造成的，其中DAC的非線性因素起主導(dǎo)作用[8]。DDS的參考信號與輸出信號發(fā)生交叉調(diào)制，從而形成自身固有雜散。雜散分量滿足下式，即

fs=αfc±βfo

(3)

式中:fs為DDS輸出信號雜散分量頻率；fc為DDS輸入?yún)⒖碱l率；fo為DDS輸出信號頻率；α和β為階數(shù)。α和β的值越大，則DDS輸出信號雜散分量越小。實(shí)際應(yīng)用中，基本只考慮三階。如本方案中DDS的參考頻率為200 MHz，DDS的最大輸出頻率為40 MHz。式(3)中，當(dāng)α=1，β=3時，雜散信號頻率為80 MHz，距離40 MHz頻點(diǎn)最近。

為獲得純凈的DDS輸出信號，需在DAC的輸出端增加無源低通濾波電路，實(shí)現(xiàn)平滑濾波功能。與巴特沃斯濾波器和切比雪夫?yàn)V波器相比，橢圓濾波器的過渡帶更窄、更陡峭，且在相同阻帶抑制條件下，橢圓濾波器要求的階數(shù)最低。根據(jù)上述分析，使用ADS軟件設(shè)計(jì)了一款橢圓濾波器。

經(jīng)多次調(diào)整優(yōu)化，所得橢圓濾波器的拓?fù)浣Y(jié)構(gòu)和仿真結(jié)果如圖3、4所示。由圖4可知，該濾波器的通頻帶為0～46 MHz，阻帶抑制度大于60 dB，能很好地抑制帶外雜散。

圖3 橢圓濾波器拓?fù)浣Y(jié)構(gòu)圖

2.2 PLL電路設(shè)計(jì)

PLL電路由頻率合成器芯片ADF5355及相關(guān)外圍電路組成，選用紋波系數(shù)小的LDO芯片ADM7150提供工作需要的二次電源。ADF5355是ADI公司集成VCO的微波寬帶頻率合成器芯片，可輸出54 MHz～13.6 GHz的信號，片內(nèi)寄存器可通過三線SPI串口進(jìn)行配置。通過FPGA芯片的SPI串口配置ADF5355的鑒相頻率等于輸入?yún)⒖碱l率，并設(shè)置分頻系數(shù)為210，環(huán)路鎖定后，VCO的輸出經(jīng)片內(nèi)2倍頻輸出8.025～8.4 GHz的中心頻點(diǎn)。由于PLL起到210倍的倍頻作用，因此，載波源的頻率分辨率為DDS頻率分辨率的210倍，即9.87 Hz。

環(huán)路濾波器的性能好壞決定了PLL的環(huán)路穩(wěn)定性、鎖定時間及輸出信號的相位噪聲和雜散抑制度等參數(shù)[9]。相位裕度和環(huán)路帶寬是衡量環(huán)路濾波器性能的關(guān)鍵參數(shù)。相位裕度表征閉環(huán)系統(tǒng)的相對穩(wěn)定性，一般為45°～60°。環(huán)路帶寬表征環(huán)路對噪聲的抑制作用，對輸入?yún)⒖夹盘柕南辔辉肼暠憩F(xiàn)為低通濾波特性，對VCO的相位噪聲表現(xiàn)為高通濾波特性，需折中選取環(huán)路帶寬。ADF5355的電荷泵輸出電壓能滿足VCO的調(diào)諧電壓，并且有源環(huán)路濾波器會因運(yùn)算放大器等有源器件惡化PLL輸出相位噪聲，因此，采用無源濾波器進(jìn)行設(shè)計(jì)。

環(huán)路濾波器的階數(shù)越多，濾波器的過渡帶越窄、越陡峭，性能越接近理想濾波器，但系統(tǒng)的穩(wěn)定性會變差，通常采用三階環(huán)路濾波器進(jìn)行設(shè)計(jì)。本設(shè)計(jì)由ADIsimPLL軟件來完成，設(shè)置環(huán)路濾波器的相位裕度為53°，環(huán)路帶寬20 kHz，濾波器階數(shù)為三階，經(jīng)仿真優(yōu)化后所得環(huán)路濾波器電路如圖5所示。

圖5 環(huán)路濾波器電路圖

載波源相位噪聲根據(jù)PLL環(huán)路濾波器帶寬可分為兩種：

1) 頻率偏移量小于環(huán)路濾波器帶寬的相位噪聲稱為帶內(nèi)相位噪聲。

2) 頻率偏移量大于環(huán)路濾波器帶寬的相位噪聲稱為帶外相位噪聲。帶內(nèi)相位噪聲主要取決于輸入?yún)⒖夹盘柕南辔辉肼?、鑒相器引入的鑒相噪聲及電荷泵引入的1/f噪聲等因素，帶外相位噪聲主要取決于VCO自身相位噪聲。下面主要分析偏離載波頻率1 kHz處的帶內(nèi)相位噪聲。

ADF5355芯片內(nèi)部集成了鑒相器功能電路，在整數(shù)分頻模式，歸一化本底噪聲Ffloor=-223 dBc/Hz，閃爍噪聲本底噪聲Fflick=-256 dBc/Hz。

經(jīng)過計(jì)算可知，鑒相器對PLL的噪聲貢獻(xiàn)為

PNpd=Ffloor+10lgfpd+20lgN=

-106.7 dBc/Hz@1 kHz

(4)

式中:fpd為鑒相器頻率，與輸入?yún)⒖碱l率相等;N為分頻系數(shù)。

閃爍噪聲對PLL的噪聲貢獻(xiàn)為

PNflick=Fflick-10lgfoffset+20lgfVCO=

-93.87 dBc/Hz@1 kHz

(5)

式中:foffset為頻率偏移量;fVCO為VCO的輸出頻率。

輸入?yún)⒖夹盘枌LL的噪聲貢獻(xiàn)為

PNref=PNDDS+20lgN=

-86.4 dBc/Hz@1 kHz

(6)

式中PNDDS為DDS輸出頻率相位噪聲。

由測試結(jié)果可知,DDS在輸出頻率為38.5 MHz時，其PNDDS約為-116.95 dBc/Hz@100 Hz、-126.81 dBc/Hz@1 kHz、-129.13 dBc/Hz@10 kHz,則總相位噪聲為

-85.65 dBc/Hz@1 kHz

(7)

由于VCO輸出需倍頻獲得8.085 GHz信號，即相位噪聲會惡化6 dB，因此，系統(tǒng)最終相位噪聲約為-79.65 dBc/Hz@1 kHz。

綜上所述可知，載波源輸出頻率為8.085 GHz時偏離載波1 kHz的相位噪聲約為-79.65 dBc/Hz。同理，可計(jì)算出載波源輸出頻率為8.085 GHz時偏離載波100 Hz和10 kHz的相位噪聲分別為-69.77 dBc/Hz和-82.5 dBc/Hz。

2.3 可靠性設(shè)計(jì)

DDS模塊電路與PLL模塊電路分別在兩塊PCB上實(shí)現(xiàn)，并通過屏蔽盒進(jìn)行物理隔離，F(xiàn)PGA通過穿心電容對PLL寄存器進(jìn)行配置，用于降低數(shù)字信號與微波信號間的相互干擾。為提高載波源的集成度，將DDS模塊及其二次電源電路、低通濾波器集成在一塊PCB上，選取FR4板材，采用4層板設(shè)計(jì)，板厚1.6 mm。FPGA與DAC間的并行數(shù)據(jù)線走線保持等長，確保各個數(shù)據(jù)線上的延遲接近。PLL模塊的PCB選取損耗系數(shù)小的微波板材Rogers6010，采用雙面板設(shè)計(jì)，板厚0.64 mm。微波板相關(guān)電路走線均在頂層完成，底層為大面積金屬地，與屏蔽盒接觸，并多打接地過孔，實(shí)現(xiàn)良好接地。

3 測試結(jié)果

根據(jù)上述載波源方案完成了星載可配置輸出頻率的X波段載波源的研制，實(shí)物照片如圖6所示，尺寸為200 mm×70 mm×30 mm，整機(jī)功耗為3.8 W。

圖6 X波段載波源實(shí)物圖

利用安捷倫N9030A頻譜分析儀對載波源的DDS模塊性能及載波源整機(jī)性能進(jìn)行了測試。其中，DDS模塊主要性能指標(biāo)如表1所示。整機(jī)的相位噪聲測試結(jié)果如圖7所示。

表1 DDS電路模塊主要性能指標(biāo)

圖7 輸出頻率為8.085 GHz的相位噪聲測試圖

由圖7可知，載波源在8.085 GHz頻率處的相位噪聲為-67.03 dBc/Hz@100 Hz、-75.87 dBc/Hz@1 kHz、-81.37 dBc/Hz@10 kHz 、-98.19 dBc/Hz@100 kHz、-121.41 dBc/Hz@1 MHz。

與理論計(jì)算結(jié)果相比，實(shí)測結(jié)果與理論值相差約2 dB。這是因?yàn)槔碚撝凳窃诶硐霔l件下計(jì)算獲得的，而實(shí)際應(yīng)用中的電阻、電容等元器件會引入熱噪聲，以及電源引入的噪聲也會惡化相位噪聲。雜散抑制測試結(jié)果如圖8所示。在頻譜分析儀的顯示帶寬設(shè)置為6 GHz時，頻率源的遠(yuǎn)端雜散抑制度接近-75 dBc。

圖8 輸出頻率為8.085 GHz的雜散抑制頻譜圖

4 結(jié)束語

在FPGA結(jié)合DAC實(shí)現(xiàn)DDS的基礎(chǔ)上，激勵整數(shù)分頻PLL實(shí)現(xiàn)了星載可配置輸出頻率的X波段載波源樣機(jī)的設(shè)計(jì)，載波源兼顧小型化、低雜散、小步進(jìn)等優(yōu)點(diǎn)，測試結(jié)果滿足設(shè)計(jì)指標(biāo)要求，驗(yàn)證了載波源方案的可行性，為衛(wèi)星數(shù)傳發(fā)射機(jī)提供了一套可靈活配置頻率的載波源方案。采用相位噪聲性能更好的DAC芯片可設(shè)計(jì)出相位噪聲更低的DDS電路模塊。通過選取合適頻段的PLL，該DDS電路模塊方案還適用于S、Ku及Ka波段星載數(shù)傳發(fā)射機(jī)，具有通用性。