賀 慶,郝思聰

(北京信息科技大學(xué) 儀器科學(xué)與光電工程學(xué)院，北京 100192)

0 引言

任意波形發(fā)生器是現(xiàn)代電子測量中常用的信號源[1-4]。它既可以產(chǎn)生常規(guī)的函數(shù)波形，也可以產(chǎn)生用戶自定義的任意波形[5-6]。任意波形發(fā)生器輸出信號的靈活性使之成為生產(chǎn)、教學(xué)、科研中應(yīng)用廣泛的通用測試儀器之一。隨著科技的發(fā)展，對任意波形發(fā)生器的性能提出了更高的要求。

目前任意波形發(fā)生器普遍基于直接數(shù)字合成(direct digital synthesis，DDS)技術(shù)設(shè)計(jì)實(shí)現(xiàn)[7-10]。直接數(shù)字合成技術(shù)的原理是基于存儲技術(shù)和取樣技術(shù),通過以采樣時(shí)鐘頻率對頻率控制字進(jìn)行循環(huán)累加，按累加結(jié)果對存儲有信號波形幅值的查找表進(jìn)行尋址，最終得到頻率和相位實(shí)時(shí)可調(diào)的數(shù)字波形信號。DDS技術(shù)具有頻率切換快，分辨率高，輸出信號相位連續(xù)等特點(diǎn)。但它輸出信號的最高頻率往往受到客觀條件的限制。為此，電子科技大學(xué)的田書林等[11]、賀慶等[12]提出了多DAC(digital analog convertor,數(shù)模轉(zhuǎn)換器)偽差值法及分相存儲波形合成方法，有效提高了輸出信號的最高頻率。然而，一方面這兩種方法分別需要多路DAC和多路RAM(random access memory，隨機(jī)存取存儲器)，增加了系統(tǒng)的復(fù)雜度，另一方面兩種方法對波形信號進(jìn)行合成，對合成器的工作頻率和處理負(fù)荷要求較高。盡管后續(xù)有研究優(yōu)化了分相存儲法累加器的邏輯資源開銷[13]，但并串轉(zhuǎn)換器不可避免地長時(shí)間工作于最高頻率。

本文提出了一種時(shí)鐘合成的方法以擴(kuò)展任意波形發(fā)生器輸出信號頻率范圍。首先通過DDS原理產(chǎn)生可控頻率的方波，然后對其進(jìn)行分相合成，提高方波最大輸出頻率。利用該方波作為可變時(shí)鐘源，對相位步進(jìn)值進(jìn)行累加，累加結(jié)果對波形查找表進(jìn)行尋址，得到高速任意波形輸出。通過改變信號采樣時(shí)鐘頻率的方法，實(shí)現(xiàn)不同頻率任意波形數(shù)字信號的生成。為了便于工程應(yīng)用中進(jìn)行參數(shù)選擇和誤差評估，進(jìn)行了參數(shù)分析和雜散誤差分析，為低雜散設(shè)計(jì)提供了理論依據(jù)。經(jīng)FPGA(field-programmable gate array,現(xiàn)場可編程門陳列)中仿真驗(yàn)證，此方法有效提高了系統(tǒng)的采樣速率，擴(kuò)寬了輸出信號頻率，同時(shí)可具有較高的頻率分辨率和相位分辨率。相對于傳統(tǒng)DDS算法，處理器的運(yùn)算負(fù)荷大大降低。

1 產(chǎn)生時(shí)鐘合成的兩級DDS結(jié)構(gòu)

傳統(tǒng)的DDS技術(shù)主要由相位累加器、波形查找表、DAC及低通濾波器等組成。N位相位累加器在取樣時(shí)鐘fc激勵(lì)下，以頻率控制字K所決定的相位增量進(jìn)行累加，并以每次的累加結(jié)果作為波形查找表的地址取出波形數(shù)據(jù)，得到所需波形的數(shù)字信號。其輸出信號頻率為

(1)

通常取樣時(shí)鐘fc和相位累加器的位數(shù)N是固定不變的，通過改變頻率控制字K實(shí)現(xiàn)對輸出波形頻率的改變。而本文方法，則是通過改變?nèi)訒r(shí)鐘的頻率fc實(shí)現(xiàn)對波形輸出頻率的控制。由兩級DDS結(jié)構(gòu)實(shí)現(xiàn)：時(shí)鐘DDS和主DDS。時(shí)鐘DDS負(fù)責(zé)根據(jù)頻率控制字合成可變頻率的方波，作為主DDS的取樣時(shí)鐘。主DDS在時(shí)鐘DDS輸出的方波激勵(lì)下，對相位步進(jìn)值M進(jìn)行累加及對波形查找表進(jìn)行尋址。其系統(tǒng)結(jié)構(gòu)如圖1所示。

首先時(shí)鐘DDS產(chǎn)生0～1輸出的方波信號，以系統(tǒng)時(shí)鐘頻率fi對頻率控制字K進(jìn)行累加，累加結(jié)果A經(jīng)時(shí)鐘合成模塊分相、合成后得到取樣時(shí)鐘fc。以四分相為例，時(shí)鐘合成模塊的結(jié)構(gòu)如圖2所示。

時(shí)鐘合成模塊包括分相加法器，方波查找表和選通合成模塊。設(shè)時(shí)鐘DDS累加器累加結(jié)果為A，經(jīng)加法器后，得到4路相位間隔相等的相位字，分別為:A,A+K/4,A+K/2,A+3K/4。利用相位字對方波查找表進(jìn)行尋址得到4路等相位間隔的0～1方波。選通合成模塊，將4路方波信號排列依次輸出，組合成一路高速方波信號。由于方波的幅值只需0、1兩個(gè)值，因此查找表不需要占用存儲空間，設(shè)定好判斷條件即可。根據(jù)文獻(xiàn)[16]中理論，時(shí)鐘合成模塊相當(dāng)于在每個(gè)系統(tǒng)時(shí)鐘fi內(nèi)，對合成方波信號增加為4倍的采樣點(diǎn)。故輸出頻率為

(2)

根據(jù)奈奎斯特取樣定理，頻率控制字K的取值范圍為[0,2N+1]。當(dāng)K=2N+1時(shí)，合成0～1方波信號得到最大頻率為2×fi。

然后，在主DDS中，用合成的0～1方波信號作為取樣時(shí)鐘，對相位步進(jìn)值M進(jìn)行累加。以頻率fc依次提取出查找表中的波形各點(diǎn)幅值，從而得到波形數(shù)字信號，輸出信號頻率為

(3)

式中N′為主DDS的相位累加器位數(shù)，應(yīng)與主DDS中的查找表位數(shù)相同。需注意的是，根據(jù)奈奎斯特取樣定理，對于正弦波，M取值范圍是[1,2N′-1)；而對于用戶自定義的任意波形，為了保證信號的波形有效相位信息不丟失，M應(yīng)等于1。

將波形數(shù)字信號經(jīng)過DAC轉(zhuǎn)換為量化模擬信號，再經(jīng)濾波器濾除數(shù)字噪聲后得到所需頻率的波形模擬信號。本文重點(diǎn)討論波形數(shù)字信號的生成部分。

2 參數(shù)及誤差分析

2.1 參數(shù)分析

在本方法中，頻率控制字K決定了主DDS中的取樣頻率。對于任意波形輸出而言，由公式(3)可知，頻率控制字K決定了最終任意波形輸出信號的頻率。K越大，輸出頻率fo越快，兩者呈線性關(guān)系。當(dāng)K=2N+1時(shí)，輸出信號頻率fo最大為fi/2N′-1。而當(dāng)K=0時(shí)，輸出信號頻率為0，此時(shí)FPGA輸出直流信號。根據(jù)式(3)得

(4)

系統(tǒng)時(shí)鐘頻率fi同樣決定了輸出信號的頻率。fi越大，輸出頻率越快。在具體設(shè)計(jì)中，系統(tǒng)時(shí)鐘往往是固定值。為了輸出頻率更快，可以將FPGA輸入時(shí)鐘經(jīng)鎖相環(huán)倍頻至可達(dá)到的最快頻率，作為系統(tǒng)時(shí)鐘fi。

相位累加器1的位數(shù)N′應(yīng)與任意波形查找表的地址位數(shù)相同，由用戶定義的任意波形數(shù)據(jù)個(gè)數(shù)決定。位數(shù)越多，相位分辨率越高，所能表現(xiàn)的任意波形特征越豐富，相應(yīng)的輸出任意波形信號周期越長，頻率越慢。

相位累加器2的位數(shù)N，決定了輸出信號的頻率分辨率。輸出信號的頻率分辨率為fi/2N′+N。N值越大，頻率分辨率越高。雖然N′的取值也會影響到頻率分辨率，但N′會影響任意波形信號最高頻率，因此不建議通過提高N′來提高輸出信號頻率分辨率。由于K的取值范圍最大可到2N+1，因此無論N取值多少，對最終的輸出頻率沒有影響。

對于函數(shù)波形而言，M可取大于1的數(shù)值，以提高信號輸出頻率。但由于M大于1時(shí)，會造成信號有效相位缺失，可能會影響信號的幅度、占空比等性能。因此盡可能通過調(diào)節(jié)K來調(diào)節(jié)信號輸出頻率。只有當(dāng)所需輸出信號頻率大于fi/2N′-1時(shí)，才需要M取大于1的數(shù)值。

輸出任意波形的幅度分辨率與主DDS任意波形查找表的數(shù)據(jù)位數(shù)一致。數(shù)據(jù)位數(shù)越高，幅度分辨率越高，所需的DAC位數(shù)也越高。而時(shí)鐘DDS輸出方波因只做任意波形的取樣時(shí)鐘用，幅度位數(shù)只需要1位(0～1)即可。

2.2 誤差分析

DDS具有全數(shù)字化帶來的優(yōu)點(diǎn)，同時(shí)也引進(jìn)了數(shù)字化結(jié)構(gòu)的缺點(diǎn)：具有輸出雜散[14]。根據(jù)本文提出方法，波形發(fā)生器數(shù)字部分的雜散主要有兩個(gè)方面：

1)相位截?cái)嗾`差。由于波形存儲器的容量有限，相位分辨率只有2π/2N′。因此相鄰相位點(diǎn)之間的波形值被忽略，即時(shí)鐘累加器中的N位累加值無法體現(xiàn)，從而產(chǎn)生截?cái)嗾`差。

2)幅度量化誤差。由于DAC的位數(shù)有限，因此對于波形的幅值分辨率有限。設(shè)采用無符號二進(jìn)制數(shù)值方式，DAC位數(shù)為L，則波形幅值表示范圍為[0,2L-1]，歸一化幅度的分辨率為1/(2L-1)。通常波形存儲器的數(shù)據(jù)有效位數(shù)與DAC的一致。對于小于幅度分辨率的幅度細(xì)節(jié)進(jìn)行舍入或截尾處理，從而造成幅度量化誤差。實(shí)際中多采用舍入處理方式。

作為工程簡化，本文以正弦波為例，進(jìn)行誤差分析，以期對參數(shù)的選擇提供依據(jù)。設(shè)DDS產(chǎn)生的數(shù)字波形序列為x(n)，時(shí)鐘累加器和主累加器的初始相位分別為P1和P2。則其理想情況下：

(5)

經(jīng)相位截?cái)嗪头攘炕髮?shí)際為

(6)

式中：round表示四舍五入取整函數(shù)；floor表示向下取整函數(shù)；P1取值范圍為[0，2N-1]，P2取值范圍為[0，2N′-1]。由此，歸一化誤差e(n)為

(7)

e(n)可以分解為由相位截?cái)嘁鸬恼`差序列et(n)和由幅度量化引起的誤差序列er(n)，兩者表達(dá)式分別為：

(8)

(9)

當(dāng)K為奇數(shù)時(shí)，et(n)和er(n)的周期取最大值為lcm(2N′+N，M)/M，式中l(wèi)cm為最小公倍數(shù)函數(shù)。在輸出頻率區(qū)間[0，2πfc)內(nèi)，et(n)和er(n)會有l(wèi)cm(2N′+N,M)/M個(gè)頻率分量。由于為了提高頻率分辨率，N往往很大，進(jìn)行頻域分析的計(jì)算量較大。因此為了減少雜散和便于誤差評估，K盡可能取與目標(biāo)頻率相近的偶數(shù)值。

當(dāng)K為2N的m倍時(shí)(m為1或2)，et(n)和er(n)周期取得最小值lcm(2N′,M)/(mM)。此時(shí)，在輸出頻率區(qū)間[0，2πfc)內(nèi)，et(n)和er(n)會有l(wèi)cm(2N′，M)/(mM)個(gè)頻率分量，可進(jìn)行DFT(離散傅立葉變換)求出每個(gè)頻率分量幅度。P2僅決定et(n)和er(n)的相位，對其幅值沒有影響。et(n)的幅度隨P1/2N和M/2N′呈單調(diào)遞增變化。由式(8)可知，當(dāng)P1=0時(shí)，相位截?cái)嗾`差序列et(n)為0。因此，為了誤差最小，在進(jìn)行頻率切換時(shí)，可以令P1清零，此時(shí)因P2保持不變，輸出信號x(n)相位仍然連續(xù)。P1/2N對er(n)無影響。M/2N′影響er(n)的周期，對幅度幾乎沒有影響。er(n)的幅度主要受L的影響。

現(xiàn)有DAC的位數(shù)L取值范圍通常在[8,16]，令式(9)中的floor[(nK+P1)/2N]M/2N′+P2/2N′等于δ，可仿真出，在其他變量不變情況下，er(δ)的幅度隨L變化的規(guī)律如圖3所示。

由圖3可知，當(dāng)L越大時(shí)，幅度量化誤差越小，但變小的趨勢逐漸放緩。達(dá)到一定位數(shù)后，誤差變化不大。因此應(yīng)根據(jù)實(shí)際應(yīng)用需要在復(fù)雜度和量化誤差間折中選擇。

兩種雜散中，通常相位截?cái)嗾`差要大于幅度量化誤差。除上述兩種數(shù)字誤差之外，DDS還包括DAC的各種非線性效應(yīng)造成的雜散頻率分量(雜散功率通常集中在輸出信號的各次諧波上)和參考時(shí)鐘引入的雜散(時(shí)鐘泄露和時(shí)鐘相位噪聲)，這些雜散多為高頻噪聲，可通過DAC之后接低通濾波器進(jìn)行濾除。

3 實(shí)驗(yàn)驗(yàn)證

通過在FPGA中模擬仿真，驗(yàn)證所提出的方法的有效性。FPGA采用Altera公司的EP2C70F896C6型號芯片，輸入時(shí)鐘為100 MHz時(shí)，其鎖相環(huán)輸出上限頻率為500 MHz，為擴(kuò)大輸出信號頻率范圍，實(shí)驗(yàn)采用500 MHz作為時(shí)鐘DDS的取樣時(shí)鐘fi。

3.1 任意波形驗(yàn)證

在FPGA中，劃出一塊RAM存儲空間存儲自定義的任意波形數(shù)據(jù)。本例中，存儲的任意波形點(diǎn)數(shù)為32，數(shù)據(jù)寬度10 bit。各點(diǎn)數(shù)值大小如表1所示。

表1 任意波形數(shù)據(jù)表

利用本文提出的方法分別仿真頻率為31.25 MHz、23.438 MHz和15.625 MHz任意波形的產(chǎn)生。為保證任意波形有效相位不丟失，相位步進(jìn)值M設(shè)為1，主DDS累加器位數(shù)N′為5。為實(shí)現(xiàn)較高的頻率分辨率，時(shí)鐘DDS累加器位數(shù)N設(shè)為46，則頻率分辨率約為2.22×10-7Hz。由式(3)計(jì)算可得，在輸入系統(tǒng)時(shí)鐘fi為500 MHz時(shí)，頻率控制字K依次為247，3×245，246。全編譯后，仿真結(jié)果如圖4(a)所示。從圖中可以看出，該方法實(shí)現(xiàn)了任意波形頻率實(shí)時(shí)可調(diào)，切換速度快，切換時(shí)相位連續(xù)。生成信號的周期符合預(yù)期目標(biāo)。作為對比，采用常規(guī)DDS方法，在固定取樣時(shí)鐘為500 MHz時(shí)，依次生成3種頻率的任意波形。結(jié)果如圖4(b)所示。

從圖中對比可知，在31.25 MHz、23.438 MHz兩種情況下，采用常規(guī)DDS實(shí)現(xiàn)的任意波形發(fā)生了畸變，丟失了部分相位信息。只有在15.625 MHz時(shí)，任意波形的數(shù)據(jù)完整。由于采樣率限制，常規(guī)方法每2 ns更新一個(gè)數(shù)據(jù)點(diǎn)。而采用本文方法，在最高輸出頻率下，每1 ns更新一個(gè)數(shù)據(jù)點(diǎn)，相當(dāng)于采樣率為1 GHz。而相比于1 GHz采樣率的系統(tǒng)，本方法對器件要求低，只需鎖相環(huán)上限頻率為500 MHz的FPGA即可完成。另一方面?zhèn)鹘y(tǒng)方法即使產(chǎn)生低速信號時(shí)，全累加器和DAC仍需工作在1 GHz采樣率，而本方法主累加器工作頻率根據(jù)輸出信號頻率可快可慢，僅在最高頻率下，對5位深度的累加器進(jìn)行1 GHz高速累加，即可達(dá)到51位深度累加器同樣的頻率分辨率，大大降低了處理器的運(yùn)算負(fù)荷。

3.2 正弦波形驗(yàn)證

本例中，以正弦信號為代表，驗(yàn)證本文方法對于函數(shù)波形的實(shí)現(xiàn)效果。調(diào)用Quartus中的RAM軟核，存儲16位深度、10位寬度的正弦波數(shù)據(jù)。利用本文方法依次產(chǎn)生400 MHz、250 MHz、125 MHz、62.5 MHz和31.25 MHz正弦波形。根據(jù)第2章方法，主DDS的累加器位數(shù)N′為16，時(shí)鐘DDS累加器位數(shù)N設(shè)為30。正弦信號頻譜單一，據(jù)計(jì)算，實(shí)驗(yàn)所需輸出頻率均大于fi/2N′-1，因此M可取大于1的值。根據(jù)式(3)計(jì)算可得，頻率控制字K為231，5個(gè)輸出頻率對應(yīng)的M值依次為26 214、16 384、8 192、4 096、2 046。仿真結(jié)果如圖5所示。

由圖可見，切換M值，波形輸出頻率實(shí)時(shí)改變，切換時(shí)相位連續(xù)。當(dāng)產(chǎn)生400 MHz正弦波時(shí)，平均每周期只取2.5個(gè)樣點(diǎn)，因此波形幅度衰減明顯。而輸出頻率為250 MHz時(shí)，每周期可取4個(gè)樣點(diǎn)，波形幅度與正常無異。但正弦波形仍不明顯，需FPGA后級模擬濾波器濾除數(shù)字噪聲，實(shí)現(xiàn)正弦波形。隨著M值變小，每周期取的樣點(diǎn)數(shù)越多，正弦波形越平滑完整。波形的相位分辨率與存儲器深度有關(guān)，本例中精確到0.005 5°。如外擴(kuò)大容量存儲器，可實(shí)現(xiàn)更高的相位精度。

4 結(jié)束語

本文提出了一種高速任意波形產(chǎn)生的新方法。該方法通過兩級DDS結(jié)構(gòu)實(shí)現(xiàn)：第一級DDS負(fù)責(zé)產(chǎn)生高速的可變時(shí)鐘，第二級DDS按照傳統(tǒng)方法在可變時(shí)鐘驅(qū)動(dòng)下產(chǎn)生所需任意波形。分析了該設(shè)計(jì)的參量對波形性能和雜散誤差的影響。通過兩個(gè)實(shí)例驗(yàn)證了本文方法的有效性。經(jīng)仿真驗(yàn)證，本文方法具有輸出波形頻率高，運(yùn)算負(fù)荷小，不需要增加多余器件的優(yōu)勢。同時(shí)兼具了DDS本身具有的頻率實(shí)時(shí)可調(diào)、切換速度快及相位連續(xù)的特點(diǎn)。保留任意波形的全部有效相位信息的同時(shí)，可實(shí)現(xiàn)較高的頻率分辨率和相位分辨率。