陶思言 ,李 鶯

(1.四川輕化工大學(xué) 物理與電子工程學(xué)院,四川 自貢 643000;2.四川輕化工大學(xué) 自動化與信息學(xué)院,四川 自貢 643000)

鎖相環(huán)(Phase-Locked Loop,PLL)電路是一種用途十分廣泛的單元電路,主要用于將本地振蕩器與獨立的輸入信號同步,在串行數(shù)據(jù)鏈路和射頻無線通信中得到了廣泛應(yīng)用[1-5]。

頻率合成器作為現(xiàn)代電子系統(tǒng)的一個重要組成部分,是決定系統(tǒng)性能的關(guān)鍵部件。隨著現(xiàn)代電子系統(tǒng)的快速發(fā)展,對頻率合成器的輸出頻率、輸出帶寬、頻率穩(wěn)定度、頻譜純度、捷變頻速率、頻率范圍以及輸出頻率點數(shù)量等指標(biāo)都提出了越來越高的要求;在單片機、可編程門陣列電路、數(shù)字信號處理器等數(shù)字電路系統(tǒng)中,由頻率合成器提供的信號可用作這些電路的同步時鐘和系統(tǒng)時鐘,在通信電子系統(tǒng)的射頻前端電路中,頻率合成器產(chǎn)生的信號可作為各種收發(fā)射機的基帶調(diào)制信號和本振(載波)信號,還可完成載波恢復(fù)和時鐘恢復(fù)等功能;在軍用通信、雷達(dá)等具有抗干擾要求的系統(tǒng)和電子對抗領(lǐng)域,具備捷變頻功能的頻率合成器是其關(guān)鍵部件;同時,頻率合成器還廣泛應(yīng)用于醫(yī)療系統(tǒng)如核磁共振波譜儀、廣播電視設(shè)備、電動調(diào)節(jié)以及信息網(wǎng)絡(luò)等領(lǐng)域;因此,頻率合成技術(shù)成為電子技術(shù)研究的熱點領(lǐng)域。

關(guān)于各類PLL 以及由PLL 實現(xiàn)的頻率合成器的研究,已見諸多文獻(xiàn)報道[6-11]。文獻(xiàn)[6]通過改進(jìn)鑒頻鑒相器(Phase Frequency Detector,PFD)的電路結(jié)構(gòu),增加一個控制模塊自適應(yīng)調(diào)整電荷泵的充放電電流大小,設(shè)計了一種可快速鎖定的寬頻帶電荷泵鎖相環(huán)電路,從而增加環(huán)路帶寬,減少環(huán)路濾波器的電阻值,實現(xiàn)快速鎖定并保持環(huán)路穩(wěn)定性不變。文獻(xiàn)[7]設(shè)計了一種基于自動變模控制的全數(shù)字鎖相環(huán)電路,電路由異或門鑒相器、K 變模可逆計數(shù)器、脈沖加減電路以及自動變?？刂颇K構(gòu)成。其中自動變?？刂颇K實時控制可逆計數(shù)器的模值,當(dāng)輸入信號和本地參考信號的相位差較大時,降低KMode 值,增大步進(jìn)校正量,縮短捕獲時間;當(dāng)相位差較小時,增大KMode值,使捕獲過程變慢,即延長鎖定時間,提高捕獲精度。文獻(xiàn)[8]提出了一種在全數(shù)字鎖相環(huán)(All-Digital PLL,ADPLL)中實現(xiàn)超高速頻率采集的方法。在每次變?nèi)萜鹘M切換過程中,對鑒相器輸出進(jìn)行調(diào)零,為動態(tài)環(huán)路帶寬控制在頻率鎖定期間增加一個相位誤差,實現(xiàn)ADPLL 超高速采集。文獻(xiàn)[9]設(shè)計了一種基于低壓控制器的ADPLL。設(shè)計中采用基于控制器的環(huán)路拓?fù)鋪砜刂葡辔缓皖l率,以確保ADPLL 輸出信號的可靠處理,采用帶Δ-Σ調(diào)制器的數(shù)字控制振蕩器來實現(xiàn)高頻率分辨率。文獻(xiàn)[10]提出了一種低抖動電荷泵鎖相環(huán)頻率合成器設(shè)計方法。該方法采用一種新型自動調(diào)節(jié)復(fù)位脈沖的鑒頻鑒相器結(jié)構(gòu),可以根據(jù)壓控振蕩器反饋頻率自動調(diào)節(jié)不同的脈沖寬度,以適應(yīng)不同的輸出時鐘。文獻(xiàn)[11]采用改進(jìn)型寬擺幅低噪聲電荷泵結(jié)構(gòu),結(jié)合2 位開關(guān)電容陣列技術(shù)與RC 低通濾波技術(shù),設(shè)計了一種低相位噪聲鎖相環(huán)頻率合成器。文獻(xiàn)[12]提出,為了優(yōu)化環(huán)路性能,環(huán)路帶寬應(yīng)盡可能窄,以使由外部噪聲引起的輸出相位抖動最小化;為了使由內(nèi)部振蕩器噪聲引起的輸出抖動最小化,或者為了獲得最佳的跟蹤和捕獲性能,環(huán)路帶寬應(yīng)盡可能的寬。顯然,這兩方面的性能要求是相互對立的,為了解決這個矛盾,可以采用一個輔助鑒別鑒相器(Discriminator-Aided Phase Detector,DAPD)來構(gòu)成PLL。輔助鑒別鑒相器通路有助于使PLL 快速鎖定。一旦PLL 處于鎖定狀態(tài),就可以維持較好的帶寬,同時可把輔助鑒別鑒相器斷開。

對此,本文提出了一種新的基于DAPD 實現(xiàn)的頻率合成器設(shè)計。DAPD 基于非線性鑒相器(Phase Detector,PD)的特性,從而減少捕獲時間,提高PLL的開關(guān)速度,同時保持相同的噪聲帶寬和避免調(diào)制衰減。實驗結(jié)果表明,設(shè)計的電路能獲得預(yù)期的理想性能。

1 非線性特性PD 結(jié)構(gòu)及其分析

通常,一個簡單的電荷泵PLL 由4 個主要模塊構(gòu)成:PD、電荷泵電路、環(huán)路濾波器和壓控振蕩器(Voltage-Controlled Oscillator,VCO)[13-14]。圖1(a)所示為基于電荷泵PLL 的頻率合成器的線性模型,其閉環(huán)傳遞函數(shù)可以表示為:

在PLL 中,傳統(tǒng)的PD 是與電荷泵環(huán)路濾波器一起實現(xiàn)的,如圖1(b)所示。為了確定PD 的傳遞函數(shù),假定PD 中的2 個輸入信號R和V之間存在一個時間間隔τ,電荷泵電路的輸出電流是一個持續(xù)時間為τ的脈沖,電荷泵電流的振幅是Ip0。在連續(xù)時間近似下,每個輸入信號周期T的平均值可以表示為:

圖1 線性PLL 頻率合成器及其采用電荷泵濾波器的PDFig.1 Linear PLL frequency synthesizer and its PD with charge pump filter

式中:θe=θo-θi。線性PD 的傳遞函數(shù)曲線如圖2(a)所示,其中垂直軸表示在輸入信號的一個周期期間注入到環(huán)路濾波器的電荷;圖2(b)所示為一個非線性PD,其特性可以劃分為2 個區(qū)域[15],鎖定區(qū)域與線性PD 具有相同的特性,但捕獲時間會隨著鎖定區(qū)域以外的陡峭特性而減少。在設(shè)計一個非線性PD 鎖相環(huán)時,首先要確定中心斜率,以滿足采用標(biāo)準(zhǔn)PD 的鎖相環(huán)對噪聲和調(diào)制的要求。然后,逐漸增加θe=θAD附近的斜率,以提高捕獲速度。本文所提出的非線性PD 采用延遲單元和標(biāo)準(zhǔn)的PD 電路來構(gòu)建,如圖2(c)所示。標(biāo)準(zhǔn)PD 是一個數(shù)字電路,由輸入?yún)⒖夹盘朢和輸出反饋信號V的正邊沿觸發(fā)?？紤]到延遲單元具有θAD的延遲,則PD 決定了這兩個區(qū)域之間的相位差θe的位置。根據(jù)θe的值,電荷泵將輸出相應(yīng)的由上行信號或下行信號控制的電流。非線性PD 的行為模型可以用圖2(d)的波形來解釋。根據(jù)兩個輸入信號Vi和Vo之間的時間差,上行信號U用來增加信號Vo的頻率,下行信號D用來減少信號Vo的頻率。這樣,非線性PD 總是產(chǎn)生正確的信號來均衡兩個輸入信號的頻率作為傳統(tǒng)的PD。時間間隔τ為正(負(fù)),這時Vi超前(滯后)Vo。當(dāng)τ大于τAD(τAD=2πθAD)時,UAD可能出現(xiàn)“高電平”;當(dāng)τ小于-τAD時,DAD可能出現(xiàn)“高電平”。當(dāng)采用非線性PD 時,在不同的時間間隔τ內(nèi)會出現(xiàn)2 種情形。

圖2 線性PD 和非線性PDFig.2 Linear PD and nonlinear PD

情形1:0<|τ|≤τAD時,注入電荷Q=Ip0·|τ|;

情形2:|τ|>τAD時,Q=Ip0·τAD+(Ip0+IPAD)(|τ|-τAD),當(dāng)τAD非常小時,可以近似為(Ip0+IPAD)|τ|。

一般來說,具有電荷泵電路和環(huán)路濾波器的PD總的傳遞函數(shù)可以表示為[16]:

式中:Ip是電荷泵電路的泵電流;阻抗ZLF(s)是電容CZ和電阻RZ的串聯(lián)再與一個附加電容CP并聯(lián),該濾波器的阻抗為:

式中:τZ=RZCZ;τP=。PLL 的開環(huán)增益為:

它有一個交叉頻率:

這個PLL 的開環(huán)增益可以用式(7)計算:

而且它的相位裕量可以根據(jù)式(8)確定:

為了維持相同穩(wěn)定的環(huán)路增益和相位裕量,隨著ω增加k倍,即環(huán)路帶寬增加k倍,則在鎖定區(qū)外的電荷泵電流變成k2Ip,而不是Ip,環(huán)路濾波器電阻會變成RZ/k,而不是RZ。這樣可以加快PLL 的開關(guān)能力,一旦PLL 鎖定在正確的頻率,它將返回到低噪聲工作。

2 基于DAPD 的頻率合成器實現(xiàn)

2.1 結(jié)構(gòu)

所設(shè)計的頻率合成器是將PFD、DAPD、電荷泵電路、雙模預(yù)分頻器和VCO 集成在一個單一的CMOS芯片上實現(xiàn),環(huán)路濾波器是離片的,結(jié)構(gòu)上類似于一個傳統(tǒng)的整數(shù)N頻率合成器,如圖3 所示。通過增加一個倍頻器模塊(如圖3 中倍頻器×2),輸出頻率可達(dá)900 MHz(來自于VCO 的450 MHz)。其中非線性PD、電荷泵電路和環(huán)路濾波器采用第1 節(jié)給出的設(shè)計,下面給出各模塊的具體設(shè)計。

圖3 基于DAPD 的頻率合成器原理框圖Fig.3 DAPD-based block diagram of frequency synthesizer

2.2 采用非線性PD 的DAPD 和電荷泵濾波器

DAPD 的電原理圖如圖4 中的虛線框所示。DAPD的輸出信號FLD依賴于2 個輸入信號的相位差是否大于θAD。考慮到延遲單元有τAD的延遲,雖然這個延遲非常小,但不能忽略,DAPD 決定環(huán)路濾波器的帶寬。當(dāng)Vi超前Vo時,時間差τ大于τAD,UAD為“低電平”,DAD為“高電平”。否 則,當(dāng)Vi落后Vo時,τ小于-τAD,UAD為“高電平”,DAD為“低電平”?？傊?如果兩個輸入信號之間的時間差τ的絕對值大于τAD,FLD可能出現(xiàn)“高電平”,而且電荷泵電流變?yōu)閗2Ip0,環(huán)路濾波器的電阻變?yōu)镽Z/k,即RAD//RZ,直到τ的絕對值在τAD內(nèi),而且UAD和DAD都為“高電平”,因此帶來FLD為“低電平”,則電荷泵電流和電阻分別返回到Ip0和RZ,得到具有更好噪聲抑制且更窄的帶寬;然而,延遲單元的采用是根據(jù)VCO 的噪聲。假設(shè)信號Vo的相位特性是θ0±Δθ,θAD應(yīng)大于Δθ來使DAPD工作。

圖4 采用DAPD 和電荷泵濾波器的PD 電原理圖Fig.4 Schematic of PD with DAPD and charge-pump filter

在本文的設(shè)計中,PLL 的環(huán)路帶寬ωc大約等于2 π·40krad/s,把環(huán)路增益零點ωz=1/τz和極點ωp=1/τp分別放置在ωc以下和ωc以上的4 倍上;另外,采用電荷泵電流Ip0=560 μA,并選擇參數(shù)k=3。電阻RZ、RAD的值分別為470 和235 Ω,電容CZ、CP的值分別為33 和2.2 nF。

2.3 相位頻率檢測器

相位頻率檢測器(Phase Frequency Detector,PFD)用來比較2 個輸入信號的相位差。PFD 是一個時序電路,它不僅可以檢測相位誤差,而且當(dāng)環(huán)路失鎖時,還可以提供一個頻率敏感的信號來輔助捕獲。一些傳統(tǒng)的PFD 的缺點是在相位特性存在一個死區(qū),這個死區(qū)會在輸出信號中產(chǎn)生相位誤差。為了解決這個問題,本文采用一種動態(tài)的CMOS PFD,如圖5(a)所示,它由2 個半透明寄存器[17](如圖5(b))和一個NAND 門構(gòu)成,由輸入信號的負(fù)邊沿觸發(fā)。PFD 的時序圖如圖5(c)所示。雖然輸入信號是同相的,但由復(fù)位通路引起的誤差總是存在的。因此,在DAPD 中加入額外的濾波器,以消除誤差的影響。

圖5 PFD 的實現(xiàn)Fig.5 Implementation of PFD

2.4 雙模預(yù)分頻器

雙模預(yù)分頻器是頻率合成器中的高頻構(gòu)建模塊,本文的實現(xiàn)電路如圖6(a)所示。它基于受控信號模式的邏輯值[18]將VCO 輸出信號的頻率按32 或33 的因子進(jìn)行分頻,它包括一個同步4/5 分頻計數(shù)器作為第一級,一個異步8 分頻計數(shù)器作為第二級。第一級電路為全差分電路,第二級采用單端邏輯電路。為了減少電源噪聲,在高速級中采用了類似于射極耦合邏輯(Emitter-Coupled Logic,ECL)的差分邏輯。在4/5 分頻電路中,DFF 是一個差動觸發(fā)器,圖6(b)給出了一個差動NAND 門邏輯觸發(fā)器的電原理圖,將邏輯門與觸發(fā)器合并在一起可以節(jié)省功率并提高工作速度。切換觸發(fā)器是由在差動到單緩沖器后的真正的單相時鐘DFF 進(jìn)行的,緩沖器用于實現(xiàn)在低速級的軌對軌輸出信號。

圖6 雙模預(yù)分頻器及差動NAND 門觸發(fā)器Fig.6 The dual-modulus prescaler and the differential NAND-gate flip-flop

2.5 VCO

VCO 是頻率合成器中的另一個高頻構(gòu)建模塊。一個類似于電流模式差分對的ECL(如圖7 中的方框所示)可用來作為一個延遲單元,以獲得一個4 級環(huán)形振蕩器中的高共模抑制。環(huán)形振蕩器的中心頻率的粗調(diào)諧是通過偏置Vbpo1實現(xiàn)的(或采用一個數(shù)字-模擬轉(zhuǎn)換器),而對于PLL 電壓控制通路需要一個微調(diào)技術(shù)。振蕩器需要的增益很容易通過M1 和M2 的比值作為電流增益來決定。本文所提出的延遲單元具有較好的噪聲性能,因為電路的工作是通過差分信號來實現(xiàn)的,差分信號不會對電源和襯底注入噪聲源;下面另一個偏置電路調(diào)節(jié)整個范圍上的負(fù)載對掃描電源電流的響應(yīng),它確保延遲單元的輸出擺幅保持不變,并取得一個可變的偏置電流以覆蓋不同輸出頻率的合適范圍;對于下面的偏置和電壓參考電路來說,旁路電容也是一個重要考慮因素?？梢圆捎闷吓月冯娙萜鱽韼椭煤碗妷簠⒖茧娐方档退鼈兘o環(huán)形振蕩器延遲單元帶來的噪聲。

圖7 壓控振蕩器的電原理圖Fig.7 Schematic of VCO

3 實驗結(jié)果

采用0.18 μm CMOS 工藝實現(xiàn)了本文提出的頻率合成器,圖8 所示為所制作的頻率合成器的微縮版圖。環(huán)路濾波器是離片的,VCO 的輸出信號連接到源跟隨器。在電源電壓為3.2 V、參考信號頻率為14 MHz 下對頻率合成器進(jìn)行測試。圖9 所示為通過改變控制電壓所測得的VCO 的傳遞函數(shù)。由圖9 可見,VCO 有一個435～485 MHz 的單調(diào)頻率范圍,在460 MHz 中心頻率處的增益約為32.4 MHz/V。

圖8 所設(shè)計頻率合成器制作的微縮版圖Fig.8 Miniature layout of designed frequency synthesizer

圖9 實驗測得的壓控振蕩器傳輸曲線Fig.9 Experimentally measured VCO transfer curve

鎖定后使用HP8560A 頻譜分析儀得到中心頻率為448(447.9) MHz 的輸出信號的頻譜(圖10(a))以及在100 kHz 偏移時的相位噪聲為-99 dBc/Hz(圖10(b));然而,通過增加一個外部倍頻器,測得在中心頻率為896(895.973) MHz,100 kHz 偏移時的相位噪聲為-91.33 dBc/Hz,如圖10(c)所示。同時,采用CSA803 通信信號分析儀測得的抖動性能如圖10(d)所示,峰-峰值抖動值為110 ps;另一個重要參數(shù)是當(dāng)通道切換時PLL 鎖定到一個新頻率需要的時間。圖10(e)所示為采用HP53310A 調(diào)制域分析儀測得的采用DAPD 和不采用DAPD 的PLL 從448 MHz 到462 MHz的頻率跳變直至鎖定的開關(guān)波形。顯然,從圖10(e)可見,采用DAPD 時明顯提高了PLL 的開關(guān)速度,最后鎖定在462 MHz 時需要的時間要少于不采用DAPD的時間,而且性能也很穩(wěn)定。

圖10 頻率合成器的性能測試結(jié)果Fig.10 Performance testing results of the designed frequency synthesizer

最后,實測芯片尺寸為30 mm×2 mm,包括焊盤區(qū),功耗為100 mW。

4 結(jié)論

本文提出了一種基于非線性PD 構(gòu)成的DAPD 的PLL 頻率合成器設(shè)計,并用0.18 μm CMOS 工藝來實現(xiàn)。當(dāng)在鎖相環(huán)中加入DAPD 時,它可控制電荷泵和環(huán)路濾波器,并維持環(huán)路的穩(wěn)定性,仍然保持和穩(wěn)定狀態(tài)時相同的相位裕量,可以用于提高鎖相環(huán)的開關(guān)速度,同時能夠有效地保持噪聲帶寬。采用這種結(jié)構(gòu)實現(xiàn)的原型頻率合成器在448 MHz 和在100 kHz 偏移時的輸出相位噪聲為-99 dBc/Hz。通過增加一個倍頻器,頻率合成器可以工作在896 MHz,且在100 kHz 偏移時的輸出相位噪聲為-91 dBc/Hz,峰-峰值抖動為110 ps。所以,從理論設(shè)計和實際應(yīng)用來說,本文提出的基于DAPD 設(shè)計的PLL 頻率合成器都是可行的。