牟珊

摘 要：科學(xué)技術(shù)的進(jìn)步對(duì)波形發(fā)生器的各個(gè)方面都提出了很高的要求。如今直接數(shù)字頻率合成（Direct Digital Frequency Synthesis，DDS）以其高分辨率而得到了廣泛的應(yīng)用?？焖俚念l率轉(zhuǎn)換和連續(xù)的相變而被廣泛用于數(shù)字通信系統(tǒng)，并已成為現(xiàn)代頻率合成技術(shù)的領(lǐng)導(dǎo)者。文章介紹了DDS的原理，并介紹了使用Altera Cyclone 1 EP1CQ240C8 FPGA芯片實(shí)現(xiàn)直接數(shù)字頻率合成器的工作原理、設(shè)計(jì)思想、電路結(jié)構(gòu)、仿真結(jié)果和頻譜純度分析。

關(guān)鍵詞：DDS;FPGA芯片;電路結(jié)構(gòu);仿真

0? ? 引言

隨著現(xiàn)代電子技術(shù)的不斷發(fā)展，經(jīng)常需要在通信系統(tǒng)的一定頻率范圍內(nèi)提供一系列穩(wěn)定、準(zhǔn)確的頻率信號(hào)，而典型的振蕩器已不能滿足頻率合成技術(shù)的要求。直接數(shù)字頻率合成（Direct Digital Frequency Synthesis，DDS）是一種信號(hào)合成技術(shù)，可通過(guò)D/A轉(zhuǎn)換器將一系列數(shù)據(jù)類型的信號(hào)轉(zhuǎn)換為模擬形式[1]。針對(duì)當(dāng)今的高頻應(yīng)用，使用DDS設(shè)計(jì)適合用戶需求的FPGA系統(tǒng)是一個(gè)很好的解決方案。

1? ? DDS原理概述

1.1? 原理釋義

數(shù)字頻率合成器（DDS）是數(shù)控鎖相倍頻器。輸出頻率是參考頻率的整數(shù)倍，并且壓控振蕩器輸出信號(hào)的頻率、頻率比是利用頻率選擇控制來(lái)實(shí)現(xiàn)切換的。經(jīng)過(guò)頻率選擇控制對(duì)壓控振蕩器輸出信號(hào)的頻率和頻率比實(shí)現(xiàn)切換。與一般的頻率合成器相比，DDS有很多優(yōu)點(diǎn)，例如成本低、功耗低、分辨率高、轉(zhuǎn)換時(shí)間短[2]，這是實(shí)現(xiàn)設(shè)備全數(shù)字化的關(guān)鍵技術(shù)力量。

1.1.1? DDS在基本原理

DDS系統(tǒng)的核心是一個(gè)相位累加器，累加器是 n 位累加器和n位相位相結(jié)合才形成的。每次觸發(fā)時(shí)鐘脈沖時(shí)，累加器就由相位寄存器和累積相位數(shù)據(jù)輸出的頻率控制數(shù)據(jù)，然后把結(jié)果傳送到相位寄存器的數(shù)據(jù)輸入端。在將前一個(gè)時(shí)鐘應(yīng)用于累加器的輸入之后，相位寄存器會(huì)反饋由累加器生成的新相位數(shù)據(jù)，從而使加法器根據(jù)下一個(gè)時(shí)鐘的行為繼續(xù)添加頻率控制數(shù)據(jù)[3]。

1.1.2? DDS參數(shù)計(jì)算

2N/M? fc 時(shí)鐘后，相位寄存器返回其初始狀態(tài)，正弦查找表在循環(huán)后返回其初始位置，并且整個(gè)DDS系統(tǒng)輸出正弦波。輸出正弦波頻率如下：

在該設(shè)計(jì)中，N=10，M是位寬為32且 fc=20 Mhz的頻率控制。

1.2? DDS電路仿真結(jié)果

將時(shí)序分析工具設(shè)置為Classtiming analyzer tool，觀察電路的最大工作頻率 fmax 并以二進(jìn)制補(bǔ)碼形式進(jìn)行觀察。

1.3? 參數(shù)確定

第一先確定系統(tǒng)的分辨率Δf，最高的頻率 fmax，及最高頻率 fmax下最少采樣點(diǎn)數(shù)Nmin再依據(jù)需要產(chǎn)生的最高頻率 fmax和該頻率下的最少采樣點(diǎn)數(shù) Nmin，由公式：

然后確定系統(tǒng)時(shí)鐘 fs 的下限值，但是要滿足分辨率計(jì)算公式：

推出M=2S，得到相位增量寄存器是S位。確定波形存儲(chǔ)器的地址位數(shù)W，在這個(gè)系統(tǒng)中決定寄存2Z個(gè)數(shù)據(jù)值，所以RAM地址為Z位。

剛開始選用FPGA/CPLD器件作為DDS的實(shí)現(xiàn)器件，對(duì)于D/A轉(zhuǎn)換器的選擇，開始要考慮D/A轉(zhuǎn)換器的轉(zhuǎn)換速率[4]。要實(shí)現(xiàn)所需的頻率，D/A的轉(zhuǎn)換速度要大于fmax·Nmin，再根據(jù)D/A轉(zhuǎn)換器字長(zhǎng)所帶來(lái)的誤差，得到D/A的位數(shù)。最后再選擇D/A轉(zhuǎn)換器的型號(hào)。

2? ? 硬件電路設(shè)計(jì)

2.1? 分頻器

信號(hào)發(fā)生器的出現(xiàn)，控制和顯示模擬信號(hào)。外部輸入為50 MHZ時(shí)鐘頻率，頻率由頻率控制設(shè)備控制在所需范圍內(nèi)。經(jīng)過(guò)D/A的轉(zhuǎn)換，模塊將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)，然后把它顯示在示波器上。

2.2? 總體設(shè)計(jì)原理

基于VHDL語(yǔ)言，設(shè)計(jì)簡(jiǎn)單的多功能信號(hào)發(fā)生器，選擇輸入信號(hào)，再輸出正弦波、三角波、方波、鋸齒波4種波形信號(hào)。信號(hào)發(fā)生器的控制模塊是可以用一個(gè)數(shù)據(jù)選擇器來(lái)實(shí)現(xiàn)的，并且可以由4個(gè)信號(hào)的一個(gè)數(shù)據(jù)選擇器來(lái)實(shí)現(xiàn)。同時(shí)，該設(shè)計(jì)使用了一種圖解方法來(lái)調(diào)用正弦、三角波。方波和鋸齒波以及4個(gè)數(shù)據(jù)選擇器組件之一。

2.3? 基于DDS的FPGA實(shí)現(xiàn)

相位累加器和相位寄存器主要功能是對(duì)輸出波形的頻率進(jìn)行積累和調(diào)整。它作為QuartusII可編程邏輯器件系統(tǒng)，是因?yàn)殚_發(fā)工具才設(shè)計(jì)出來(lái)的。先打開QuartusII，建立新的項(xiàng)目管理文件，再在項(xiàng)目管理文件中建新的VerilogHDL源程序文件，最后用VerilogHDL編寫一個(gè)程序來(lái)實(shí)現(xiàn)這個(gè)功能。在這個(gè)過(guò)程中可以將其描述為模塊。

3? ? 結(jié)語(yǔ)

在本設(shè)計(jì)中，基于FPGA的實(shí)驗(yàn)平臺(tái)設(shè)計(jì)并實(shí)現(xiàn)了基于DDS（直接數(shù)字頻率合成）技術(shù)的波形信號(hào)發(fā)生器的工作原理和設(shè)計(jì)過(guò)程，以滿足各種功能指標(biāo)的要求。根據(jù)DDS在FPGA開發(fā)平臺(tái)中的工作方式，以VerilogHDL語(yǔ)言設(shè)計(jì)和實(shí)現(xiàn)DDS的直接頻率合成。波形數(shù)據(jù)通過(guò)D/A轉(zhuǎn)換，外部濾波和整形電路以及正弦波進(jìn)行處理，具有可調(diào)頻率輸出的出色實(shí)用性。

[參考文獻(xiàn)]

[1]王磊，李翔，胡建榮.基于DDS技術(shù)的電荷信號(hào)發(fā)生器設(shè)計(jì)[J].核動(dòng)力工程，2018（6）：186-189.

[2]譚德勇，陸聰，楊維明，等.基于DDS技術(shù)的LFM信號(hào)產(chǎn)生與FPGA實(shí)現(xiàn)[J].計(jì)算機(jī)測(cè)量與控制，2019（11）：275-279.

[3]黎夢(mèng)婷，李華峰.基于DDS的SPWM波的驅(qū)動(dòng)電路設(shè)計(jì)[J].國(guó)外電子測(cè)量技術(shù)，2020（6）：1-5.

[4]沈陽(yáng)，楊欽鵬，曹洪奎，等.基于DDS的頻率特性測(cè)量系統(tǒng)的設(shè)計(jì)[J].科技與創(chuàng)新，2020（8）：7-8.

（編輯 王雪芬）