劉博 范玉進 張建軍

【摘 要】數(shù)字下變頻（Digital Down Converter，DDC）是無線數(shù)字接收機中的一項核心技術(shù)。本文闡述了一種應(yīng)用于超短波測向接收機中的可編程窄帶DDC鏈路設(shè)計與實現(xiàn)方案，通道數(shù)為七通道，每個通道支持8路DDC。本算法設(shè)計了一條包含可編程DDS、可編程CIC以及多級濾波器的級聯(lián)鏈路，完成了將AD采集后的信號轉(zhuǎn)化為下變頻后的原始IQ數(shù)據(jù)這一信道化過程。

【關(guān)鍵詞】數(shù)字下變頻；CIC抽取濾波；FIR數(shù)字濾波；時分復(fù)用

一、引言

近些年來，超短波測向技術(shù)在無線通信領(lǐng)域的地位和作用日益顯著，超短波測向接收機數(shù)字部分在AD采集信號后的第一個核心環(huán)節(jié)即數(shù)字下變頻（Digital Down Converter，DDC），所以多通道多信道可編程DDC技術(shù)為超短波測向提供預(yù)處理數(shù)據(jù)，為超短波測向系統(tǒng)奠定了基石[1]。DDC鏈路一般由混頻模塊、抽取濾波模塊、窄帶濾波模塊以及截位模塊組成，其中各個信道的混頻頻率與抽取倍數(shù)支持獨立可配置，即可編程多路DDC。[2]DDC后的原始IQ數(shù)據(jù)質(zhì)量將直接影響后續(xù)的測向質(zhì)量，而DDC算法設(shè)計的優(yōu)劣直接決定了原始IQ數(shù)據(jù)的質(zhì)量，那么如何在有限的FPGA資源占用率下設(shè)計一條精度損失低、帶內(nèi)平坦度良好、帶外抑制高、動態(tài)范圍大且支持各路參數(shù)獨立可配置的DDC鏈路則為本文研究的核心問題。

二、鏈路設(shè)計

本算法設(shè)計了一條包含可配置DDS、可編程CIC以及多級濾波器的級聯(lián)鏈路，完成了將AD采集后的信號轉(zhuǎn)化為下變頻后的原始IQ數(shù)據(jù)這一信道化過程，單通道算法鏈路如圖 1所示：

圖1為單通道DDC算法鏈路框圖，七通道復(fù)用這一架構(gòu)即可實現(xiàn)。

三、模塊詳細設(shè)計

（一）混頻模塊設(shè)計

混頻模塊由DDS IP核與乘法器構(gòu)成，經(jīng)過AD采樣后的信號與DDS產(chǎn)生的cos、sin信號相乘得到IQ兩路數(shù)據(jù)，其中混頻產(chǎn)生的高頻成分可由后續(xù)的濾波器濾掉，只保留低頻成分[3]。

為了節(jié)省FPGA資源，當AD采樣率為102.4MHz時，我們選用204.8MHz的系統(tǒng)工作時鐘，通過時分復(fù)用的工作模式即可使用1個雙通道DDS完成IQ兩路串行輸出，從而降低FPGA的BRAM資源。本算法每個通道支持8路DDC，即每個通道消耗8個DDS IP核與8個乘法器。

為了保證DDC算法處理后的信號動態(tài)范圍達到≥95dB，DDS的動態(tài)范圍設(shè)置為96dB，頻率精度設(shè)置為0.4Hz，布局優(yōu)化方式選擇最快速度優(yōu)化方式。

（二）CIC抽取濾波模塊設(shè)計

混頻后的IQ兩路數(shù)據(jù)分別輸入到雙通道可編程CIC，實現(xiàn)每路帶寬可配置。為保證在CIC抽取濾波后帶內(nèi)平坦度在3dB以內(nèi)，則CIC階數(shù)選用5階，差分延時選擇1，抽取倍數(shù)默認設(shè)置為5倍且支持5倍至1280倍可配置以實現(xiàn)采樣率20480ksps至80ksps。

CIC抽取濾波模塊的工作時鐘為204.8MHz，通過時分復(fù)用的方式選用1個CIC模塊來串行處理IQ兩路數(shù)據(jù)，進一步節(jié)省FPGA的DSP資源。本算法每個通道支持8路DDC，即每個通道消耗8個CIC IP核。

（三）FIR級聯(lián)濾波模塊設(shè)計

CIC抽取濾波后的IQ數(shù)據(jù)并行進入到FIR級聯(lián)模塊，其中第一級FIR在濾波后進行5倍抽取實現(xiàn)采樣率4096ksps至16ksps，第二級FIR進一步減小阻帶，在占用1片DSP的前提下提高性能。本算法每個通道支持8路DDC，由于IQ兩路并行進入兩個FIR級聯(lián)模塊，所以每個通道消耗16個FIR級聯(lián)模塊[4][5]。

第一級FIR設(shè)計為階數(shù)72，通帶1.6MHz，阻帶2.45MHz，帶內(nèi)平坦度設(shè)置為1dB，帶外抑制96dB，考慮到DSP的資源消耗，量化位寬選用17bit。第二級FIR設(shè)計為階數(shù)96，通帶1.6MHz，阻帶1.7273MHz，帶內(nèi)平坦度設(shè)置為1dB，帶外抑制96dB，考慮到DSP的資源消耗，量化位寬選用17bit。

四、FPGA實現(xiàn)結(jié)果

本算法選用XC7K410T型號的FPGA實現(xiàn)，該FPGA包含254200個LUT，508400個REG，795個BRAM，1540個DSP，其資源總量遠遠大于上文評估的資源消耗，所以FPGA芯片選型可以支持上述算法的實現(xiàn)。

在FPGA上測試時，選用SMA-100B信號源輸出76.8MHz單音信號，幅度為10dBm，任意選取一路配置中心頻點為26.1MHz，帶寬3.2MHz，則通過DDC算法后應(yīng)該能夠得到0.5MHz的單音信號。我們首先測試鏈路衰減是否正常，因為AD電平滿刻度為12dBm，所以在信號源輸出10dBm的單音信號時，16位AD采樣得到的信號應(yīng)為±28000左右，實測IQ路輸出結(jié)果為28492，與理論計算相符。

之后我們調(diào)小信號幅度為-60dBm，頻率76.8MHz不變，將在FPGA上的DDC算法模塊輸出結(jié)果導(dǎo)入MATLAB做FFT變換觀測小信號時頻譜是否正常，有無雜散，實驗結(jié)果如圖2所示。由于AD采樣頻率為102.4MHz，是過采樣，所以經(jīng)過DDC算法后得到0.5MHz單音且在中心頻點右側(cè)，頻譜底噪正常，帶內(nèi)無雜散，證明DDC算法鏈路處理正確，性能優(yōu)異。

五、結(jié)束語

本文提出了一種基于FPGA的多通道可編程DDC算法，并對該算法的鏈路架構(gòu)、詳細模塊設(shè)計以及實驗測試結(jié)果進行了詳細的闡述。測試結(jié)果表明本DDC算法從時域上觀測波形平滑無毛刺、鏈路衰減正常、IQ數(shù)據(jù)相位關(guān)系正確；從頻域上觀測頻譜底噪正常無帶內(nèi)雜散、變頻頻點正確且支持各路獨立可配置。綜上所述，本DDC算法鏈路設(shè)計正確，頻點帶寬等參數(shù)各路獨立可配置，最終在FPGA上的實現(xiàn)結(jié)果與理論推導(dǎo)相符合，頻譜無異常，可以作為一組高質(zhì)量的IQ數(shù)據(jù)輸入到后端算法做進一步運算。

參考文獻：

[1]程佩青.數(shù)字信號處理教程[M].北京：清華大學(xué)出版社，2015.

[2]羅琳.基于FPGA的數(shù)字下變頻的研究與分析[D].西安電子科技大學(xué)，2013.

[3]張公禮.全數(shù)字接收機理論與技術(shù)[M].北京科學(xué)出版社，2005.

[4]劉樹堂譯.信號與系統(tǒng)[M].北京：北京電子工業(yè)出版社，2013.

[5]徐尚忠，何東健，萬海軍.基于FPGA的DDC中抽取濾波系統(tǒng)的設(shè)計[J].微計算機信息，2008（26）：132-133+70.