傅海鵬，孫輝

（天津大學 微電子學院，天津 300072）

太赫茲頻段具有穿透性、安全性、寬帶性等獨特優(yōu)點，因此在無線通信、公共安全檢測、成像等領域具有十分廣闊的應用場景[1].而上述應用均需要具有較高輸出功率的太赫茲振蕩器.但是由于太赫茲頻率已接近硅基晶體管的最高振蕩頻率fmax，晶體管的可用增益會急劇下降，此外，在如此高的頻率下，無源器件受趨膚效應、寄生等影響產生的損耗更加顯著，這些因素使得基于硅基工藝的晶體管輸出功率有限.盡管使用Ⅲ-Ⅴ族化合物半導體工藝可以使太赫茲頻段的振蕩器設計實現(xiàn)較優(yōu)的性能[2-3]，但是高昂的工藝成本令其目前無法大規(guī)模應用.

CMOS 工藝具有低成本、集成度高等優(yōu)勢，并且隨著CMOS 技術不斷發(fā)展，CMOS 工藝可達到的fmax不斷提高，CMOS 工藝的性能也不斷提升，因此采用CMOS 工藝設計高性能太赫茲振蕩器已成為可能.由于太赫茲頻帶接近或超過大多數(shù)CMOS 工藝的fmax，提取高次諧波實現(xiàn)太赫茲工作頻率是目前基于CMOS 工藝的主要選擇[4-5]，但由于提取高次諧波使得振蕩器的輸出功率相當有限.為了解決諧波提取功率受限的問題，文獻[6-9]采用多核耦合進行功率合成的方法實現(xiàn)了較高的輸出功率和較優(yōu)的相位噪聲，然而功率合成會不可避免地導致高功耗和高損耗，從而使電路DC-RF 效率較低，并且會增加電路的設計復雜度，占用較大的面積.

直接利用基波實現(xiàn)太赫茲振蕩器可以避免諧波提取導致的基波能量浪費，并且設計相對簡單.文獻[10-12]對采用基波實現(xiàn)太赫茲振蕩器進行了研究，并驗證了采用基波實現(xiàn)太赫茲振蕩器的可行性.但是由于基波振蕩頻率接近工藝fmax以及受限于低供電電壓，上述工作的輸出功率十分有限，并且相噪性能與目前采用高次諧波進行功率合成實現(xiàn)的太赫茲振蕩器相比仍有一定差距.

針對上述問題，本文提出了一種基于兩級晶體管堆疊的基波壓控振蕩器.堆疊結構的使用可以提高供電電壓從而提高輸出電壓擺幅進而有效提高輸出功率.此外電路還采用了單邊化技術來緩解太赫茲頻率下晶體管性能迅速下降的問題.版圖電路后仿真表明設計實現(xiàn)了較高的輸出功率和效率，并具有低相位噪聲和緊湊的面積，驗證了提出架構的可行性.

1 電路分析與技術

1.1 單邊化技術

為了實現(xiàn)具有較高輸出功率的基波振蕩器需要晶體管在太赫茲頻率下仍具有較高的可用增益.但是隨著工作頻率進入毫米波/太赫茲頻段，晶體管的寄生效應也越來越顯著，柵極寄生網絡和柵漏寄生電容會引入額外的相移以及負反饋路徑，使得晶體管增益降低，輸入輸出隔離度變差，從而使得晶體管在傳統(tǒng)結構下難以發(fā)揮最大輸出潛力.因此提高輸出功率可以通過抵消柵漏寄生電容和柵極寄生網絡對晶體管造成的影響，使晶體管網絡變得單向化來實現(xiàn).

早在1954 年，Mason 就提出了晶體管單邊化以獲得最大化輸出潛力的思想[13]，他在文章中提出了晶體管單邊功率增益（Unilateral Power Gain）U 的概念，并認為如果將晶體管視作一個線性二端口網絡，那么該線性二端口網絡嵌入到如圖1 所示的線性無損互易網絡后，新構建的二端口網絡的單邊功率增益仍為U，即U 是晶體管的固有特性，而與嵌入的元件無關.此外當新構建的等效二端口網絡反向傳輸為零時即電路單邊化時，U 即為晶體管所能達到的最大功率增益.文獻[14]對文獻[13]所做的工作進行了擴展，同樣以圖1 為例推導得出在單向化的情況下產生最大基波輸出功率晶體管需要滿足以下最優(yōu)增益和最優(yōu)相位條件

圖1 器件嵌入到線性無損互易網絡Fig.1 A device embedded in a linear，lossless，reciprocal network

式中：Y12和Y21是二端口網絡導納矩陣的參數(shù)，“*”表示取共軛；Gii為對應的導納矩陣參數(shù)Yii的實部.

因此為了使基波輸出最大化，需要選擇合理的拓撲結構或者嵌入無源網絡來接近晶體管的最優(yōu)相位和增益條件.此次設計通過在核心晶體管柵漏極引入一段傳輸線形成反饋來調節(jié)柵漏之間的相移和增益從而提高基波輸出功率.為了驗證理論的正確性與可行性，選取了相同尺寸的晶體管在相同偏置下，仿真了柵漏之間有無傳輸線進行自饋的兩種共源極結構在設計頻率200 GHz 處的最大可用增益，仿真結果如圖2 所示.可以看到，在期望的200 GHz振蕩頻率范圍內，引入自饋線后的共源極結構的最大可用增益相比于傳統(tǒng)的共源極結構有了顯著的提高，這意味著在相同頻率處，采用自饋線結構的晶體管能產生更高的基波能量.不過需要注意的是采用自饋線結構的晶體管可用增益隨著頻率變化波動很大，這會導致輸出功率隨頻率變化波動較大，后續(xù)的電路仿真結果也證明了這一點，這也表明該結構是一種窄帶應用，而不適合寬帶設計.

圖2 電路有無自饋線最大可用增益對比Fig.2 Comparison of the maximum usable gain of the circuit with or without self-feeding

1.2 提出的基于單邊化技術的堆疊VCO

雖然單邊化技術可以有效提高晶體管的基波輸出潛力，但在接近晶體管fmax的工作頻率下僅依靠單邊化技術實現(xiàn)較高的輸出功率還不夠.太赫茲振蕩器輸出功率有限的另一個主要原因是薄柵工藝使得晶體管的擊穿電壓降低，從而限制了供電電壓進而限制了可達到的電壓擺幅.因此如果在避免晶體管擊穿和縮短使用壽命的情況下增大供電電壓進而提高輸出擺幅對于提高輸出功率是一個行之有效的辦法.在堆疊結構中，流過各層晶體管的電流相同，但是電壓卻隨著層數(shù)疊加，N 層管子堆疊的輸出擺幅理論上是單個管子的N 倍，這樣輸出功率會得到大幅提升[15].因此可以將堆疊結構應用到振蕩器設計中，來擺脫低壓供電的限制，從而獲得高輸出功率.基于上述理論和分析基礎，本文提出了一種基于單邊化技術和堆疊結構相結合的太赫茲基波VCO.通過采用單邊化技術最大化核心晶體管的基波輸出潛力并利用堆疊結構來提高輸出電壓擺幅，從而獲得基頻下的高功率輸出.本文提出的VCO 原理圖如圖3 所示.

圖3 提出的VCO 原理圖Fig.3 Schematic of the proposed VCO

電路采用差分結構來增強電路的抗干擾能力，傳輸線TL1作為自饋線用于調整核心晶體管M1、M2柵漏之間的增益和相移以最大化晶體管在200 GHz的基波輸出功率.傳輸線TL1的尺寸依據(jù)晶體管的最優(yōu)增益和相位條件來確定，并經過仿真進行優(yōu)化.自饋線TL1的使用使得柵極無須額外的偏置，這樣避免了因使用大電感或者大電阻偏置導致芯片面積增大.

晶體管M3和M4堆疊在核心管M1和M2上，一方面可以抬升漏極供電電壓，最終提高漏極輸出擺幅；另一方面實現(xiàn)了核心振蕩部分和輸出負載部分的緩沖隔離，降低了外部電路元件以及寄生效應對核心振蕩部分的影響.由于差分電路的對稱性，可以只對一半電路進行分析，為了簡化分析，忽略傳輸線和電感的寄生效應，則半電路等效直流通路如圖4（a）所示，由于核心管M1的柵漏連接在一起，其可以看作二極管連接的器件，其等效電阻為1/gm1，其中gm1為M1的跨導，則兩層堆疊的電路可以視為帶有源極負載的共源極電路，為了簡化分析忽略了各端口寄生電感和柵漏寄生電容的影響.其小信號等效電路如圖4（b）所示

圖4 簡化的半電路直流通路及其小信號模型Fig.4 Simplified half-circuit DC path and its small signal model

根據(jù)半電路小信號等效模型列基爾霍夫方程可以得到

聯(lián)立（3）～（5）式可以得到等效輸出阻抗gout為

式中：gm3為晶體管M3的跨導，gm3表示晶體管的體效應對電路的影響，r03為M3的輸出電阻.

可以看到兩層晶體管堆疊將二極管連接狀態(tài)下的M1的輸出阻抗提高了（gm1+gm3+gmb3）r03倍，高輸出阻抗可以提高核心晶體管的屏蔽能力，減小外部輸出網絡對核心部分的影響，并且高輸出阻抗也使得電路增益有了大幅提高，從而能夠獲得更大的電壓擺幅提高輸出功率.

為了確保電路的差分性，晶體管M3和M4的柵極偏置電感L1采用差分結構.差分電感L1可以在虛地點P 引入共模損耗來抑制共模振蕩.此外傳輸線TL3、TL4以及差分電容C3構成了選頻網絡來加強對共模振蕩的抑制，進一步增強差分穩(wěn)定性.傳輸線TL3實現(xiàn)為相對于基頻f0的四分之一波長傳輸線用以提供直流通路，并減小基波信號泄漏.電容對C3用于與核心晶體管的寄生電容進行串聯(lián)來減小諧振腔的等效容值來提高振蕩頻率.傳輸線TL4實現(xiàn)為相對于基波f0的八分之一波長傳輸線，這樣對二次諧波2f0呈現(xiàn)高阻特性，有助于降低相位噪聲.

為了解決堆疊以后由于寄生導致的各層晶體管輸出電壓相位不一致從而導致輸出功率下降的問題，級間采用電容C1和傳輸線TL2以及TL5來進行上下兩級晶體管的相移和阻抗調整以改善兩層之間的匹配，從而實現(xiàn)電壓擺幅最大化疊加.大容值電容C2和C4在基波f0下可視作短路來為傳輸線TL2和TL4定義交流地.輸出采用電感L3以及L4構成平衡-非平衡轉換器（Balance-Unbalance，Balun）進行差分信號到單端信號的轉換，并輸出到射頻焊盤進而驅動下一級電路的負載RL，采用Balun 的好處一方面在于可以將兩路信號合成轉化為單路輸出，有助于提高輸出功率（理論上提升3 dB）；另一方面實現(xiàn)了交流信號和直流信號的分離而不需要額外設計隔直電容.

相位噪聲是振蕩器設計的一個核心指標，李森（Lesson）相位噪聲模型[16]指出提高基波功率和提升諧振腔的Q 值都可以降低相位噪聲.堆疊結構以及單邊化技術的使用提高了基波輸出擺幅，從而使相噪性能有了較好的改善.此外可以通過提高無源器件的Q 值來進一步降低相噪.

工藝厚層金屬具有高電導率，歐姆損耗較低，因此Q 采用最厚層金屬實現(xiàn)提升Q 值.在高頻電磁仿真軟件中的建模如圖5（a）所示，采用差分結構相比于單端結構能夠實現(xiàn)更高的Q 值，在滿足工廠加工規(guī)則的前提下，L1設計為接近圓形的八邊形結構來進一步提高Q 值，通過調整電感的半徑、線寬以及金屬地的開口大小在滿足感值需求的情況下可以實現(xiàn)對Q 值的優(yōu)化.最終L1的仿真結果如圖5（b）所示，L1在設計頻率200 GHz 處的感值選取為29 pH，優(yōu)化后的Q 值為27.6.

圖5 電感3D 模型及仿真結果Fig.5 3D model and simulation results of the inductor

除電源線外，設計所需的傳輸線以及信號連接線均采用工藝的最厚層金屬設計來降低損耗提高Q值.為了方便版圖布局并以較小的尺寸實現(xiàn)較高的耦合系數(shù)，Balun 采用垂直結構來實現(xiàn)，并使用最厚的兩層金屬來提高Q 值.設計所用到的電容采用金屬-氧化物-金屬（Metal-Oxide-Metal，MOM）電容結構，并利用工藝的多層薄金屬層堆疊來提高電容密度從而節(jié)約面積.所有無源器件以及信號線連接線均采用高頻電磁仿真軟件進行建模分析以及優(yōu)化，并將除電容和晶體管有源區(qū)以外的所有無源部分利用電磁仿真軟件進行如圖6 所示的聯(lián)合仿真來提高設計的可靠性和仿真準確性，并將整體仿真得到的數(shù)據(jù)導入到仿真軟件與提取寄生后的晶體管進行聯(lián)合仿真與優(yōu)化.

圖6 無源結構聯(lián)合仿真Fig.6 Co-simulation of passive structures

2 結果與分析

本次設計采用55 nm CMOS 工藝進行仿真設計，結合高頻電磁仿真優(yōu)化后，最終設計版圖如圖7 所示，其面積僅為0.18 mm2.提取版圖寄生參數(shù)后進行電路仿真，頻率調諧通過改變柵極偏置電壓來實現(xiàn)，在2.4 V 的供電電壓下，當柵極偏置從1.2 V 變化到2.0 V 時，VCO 的振蕩頻率近似線性單調變化，VCO的振蕩頻率范圍為200.5～204.4 GHz，調諧帶寬為3.9 GHz（1.9%的調諧比）.

圖7 電路版圖布局Fig.7 Layout structure of the circuit

圖8 給出了在調諧電壓變化下的VCO 的輸出功率的仿真結果，在2.4 V 的供電下，VCO 輸出功率最高可達3.25 dBm，正如上文所提到的，單邊化技術使得輸出功率波動較大，但在整個頻帶內輸出功率均高于2.6 dBm.在2 V 的供電電壓下，VCO 在整個頻帶內均具有大于0 dBm 的輸出功率.

圖8 仿真的VCO 的輸出功率Fig.8 Simulated output power of the VCO

圖9 給出了頻段內VCO 的相位噪聲仿真結果.在2.4 V 供電下，在1 MHz 頻偏處，仿真得到的最優(yōu)相噪為-98.7 dBc/Hz，單邊化技術以及柵極偏置電壓調諧使得相位噪聲具有很大的波動，最差相位噪聲為-87.2 dBc/Hz.圖10 給出了頻段內VCO 的直流動態(tài)功耗的仿真結果以及計算的DC-RF 效率.在2.4 V供電電壓下，VCO 的直流功耗為23.3～30.1 mW，最大效率為8.1%.

圖9 仿真的VCO 的相位噪聲Fig.9 Simulated phase noise of the VCO

圖10 仿真的VCO 的直流功耗和DC-RF 效率Fig.10 Simulated DC power consumption and calculated efficiency of the VCO

表1 總結了設計與已發(fā)表的具有優(yōu)良性能的200 GHz 的振蕩器的指標對比，可以看到，設計實現(xiàn)了3.25 dBm 輸出功率的同時還具有8.1%的DC-RF效率，并且具有優(yōu)異的相位噪聲性能.

表1 與200 GHz 左右最好VCO 的性能比較Tab.1 Performance comparison with state-of-the-art VCOs in CMOS process around 200 GHz

3 結論

本文提出了一款基于堆疊結構的高輸出功率、高效率太赫茲基波VCO.設計采用兩層管子堆疊來提高輸出擺幅，并利用單邊化技術來最大化管子的基波輸出能力，從而使電路無需采用多核功率合成也能實現(xiàn)較高的功率輸出.后仿真結果表明電路具有3.25 dBm 的高輸出功率，并具有高達8.1%的效率，此次設計達到了目前工作頻率在200 GHz 左右的CMOS 基波振蕩器的最好性能，并且與采用高次諧波進行多核功率合成的設計相比仍具有很強的競爭性，驗證了所提出的結構的可行性.