謝寧波，高健超

（1.桂林電子科技大學(xué) 信息與通信學(xué)院，廣西 桂林 541004；2.桂林市桂電中學(xué)教務(wù)處，廣西 桂林 541004）

0 引 言

在現(xiàn)代通信系統(tǒng)中，穩(wěn)定而精準(zhǔn)的時(shí)鐘電路是系統(tǒng)正常工作必不可少的基本模塊。其中，傳統(tǒng)的壓控振蕩器（Voltage Controlled Oscillator，VCO）因功耗高、穩(wěn)定性差、頻率范圍窄且難以集成等缺點(diǎn)，已不能滿足現(xiàn)代高性能電子設(shè)備的需求，采用鎖相回路構(gòu)建高穩(wěn)定性、寬頻帶輸出的頻率合成器是當(dāng)今的主流解決方案[1,2]。

另外，基于鎖相環(huán)實(shí)現(xiàn)的高速頻率合成器電路設(shè)計(jì)復(fù)雜，涉及多模塊的結(jié)構(gòu)及參數(shù)設(shè)計(jì)優(yōu)化，如果直接基于傳統(tǒng)的晶體管級(jí)電路設(shè)計(jì)流程進(jìn)行電路搭建、仿真、結(jié)果分析、結(jié)構(gòu)調(diào)整進(jìn)而迭代，那么該方法將面臨仿真數(shù)據(jù)量大、耗時(shí)長(zhǎng)以及誤差積累嚴(yán)重等問題。為此，本文從PLL的系統(tǒng)行為級(jí)建模出發(fā)，基于Verilog-AMS語(yǔ)言對(duì)PLL環(huán)路進(jìn)行建模描述。通過EDA仿真實(shí)驗(yàn)驗(yàn)證環(huán)路參數(shù)對(duì)系統(tǒng)的影響，并通過參數(shù)迭代優(yōu)化提升系統(tǒng)的性能指標(biāo)。行為級(jí)建模仿真可有效減少仿真耗時(shí)和設(shè)計(jì)的復(fù)雜度，對(duì)電路級(jí)設(shè)計(jì)具有前瞻性的指導(dǎo)意義。

1 PLL系統(tǒng)結(jié)構(gòu)

典型的基于電荷泵的鎖相環(huán)由鑒相器（Phase Detector，PD）、電荷泵、環(huán)路濾波器、壓控振蕩器以及分頻器5部分構(gòu)成，其結(jié)構(gòu)如圖1所示。

圖1 典型PLL結(jié)構(gòu)

鎖相環(huán)是一種典型的反饋控制電路，其中鑒相器用于比較外部參考信號(hào)與反饋信號(hào)之間的相位和頻率差，將比較出來的相位差轉(zhuǎn)換為電壓信號(hào)輸出給電荷泵。電荷泵受鑒相器輸出信號(hào)控制，以電流源對(duì)后級(jí)充放電的方式為壓控振蕩器提供控制電壓。環(huán)路濾波器的目的是過濾環(huán)路中的噪聲和高頻毛刺，以增強(qiáng)環(huán)路穩(wěn)定性。壓控振蕩器作為環(huán)路的核心，受電荷泵輸出的電壓控制，其輸出的信號(hào)頻率受反饋環(huán)路的控制逐漸逼近目標(biāo)頻率和相位。而分頻器將鎖相環(huán)的輸出信號(hào)和輸入?yún)⒖紩r(shí)鐘的頻率形成一個(gè)倍數(shù)關(guān)系，最終在環(huán)路平衡時(shí)完成環(huán)路鎖定。

2 PLL行為級(jí)建模

2.1 環(huán)路參數(shù)計(jì)算

PLL的設(shè)計(jì)涉及到多模塊的參數(shù)選擇，主要包括鑒相器的增益系數(shù)KPD、壓控振蕩器的增益系數(shù)KVCO、環(huán)路濾波器的器件參數(shù)及帶寬ωbw以及分頻器的分頻倍數(shù)N。這些參數(shù)對(duì)系統(tǒng)的穩(wěn)定性和環(huán)路鎖定時(shí)間起到?jīng)Q定性的作用，對(duì)其進(jìn)行研究和分析是行為級(jí)建模的目的和意義。通過分析環(huán)路的傳輸函數(shù)，可對(duì)上述參量的選擇作進(jìn)一步的分析。

已有大量文獻(xiàn)對(duì)環(huán)路參數(shù)的計(jì)算作詳實(shí)的分析，現(xiàn)簡(jiǎn)單總結(jié)如下[3-5]。環(huán)路的閉環(huán)傳輸函數(shù)表示為：

2.2 模塊行為級(jí)建模

2.2.1 鑒相器

鑒相器的作用是將參考信號(hào)與反饋信號(hào)之間的相位差轉(zhuǎn)換為電壓信號(hào)UP和DOWN，以控制電荷泵輸出。不同于晶體管級(jí)電路設(shè)計(jì)，在行為級(jí)建模上，該模塊的工作原理本質(zhì)上可視為輸出狀態(tài)的轉(zhuǎn)移，其狀態(tài)轉(zhuǎn)移過程可簡(jiǎn)化為如圖2所示。

圖2 鑒相器行為級(jí)建模狀態(tài)轉(zhuǎn)移

其工作過程簡(jiǎn)單介紹如下，假設(shè)參考信號(hào)和反饋信號(hào)之間存在相位差且初始狀態(tài)為IDLE，如果鑒相器PD檢測(cè)到REF信號(hào)時(shí)鐘上沿先于DIV信號(hào)到來，則轉(zhuǎn)為UP狀態(tài)，UP信號(hào)輸出為高。下一步，如果PD檢測(cè)到的依然是REF的時(shí)鐘上升沿，則保持當(dāng)前狀態(tài)，如果檢測(cè)到的是DIV時(shí)鐘沿，則此時(shí)轉(zhuǎn)為RST狀態(tài)，反之亦然。值得注意的是，鑒相器不存在UP和DOWN同時(shí)為“1”的狀態(tài)。

2.2.2 電荷泵

電荷泵由PD輸出的UP和DOWN信號(hào)控制，其原理可等效視為一個(gè)受UP和DOWN電壓信號(hào)所控制的為負(fù)載電容進(jìn)行充放電的通路。一般而言，典型的電荷泵通路可等效視為正向充電的電流源和反向放電的電流源構(gòu)成，行為級(jí)建模時(shí)以兩個(gè)理想電流源Ip和In來表示。

2.2.3 環(huán)路濾波器

典型的PLL環(huán)路濾波器由二階RC電路構(gòu)成。其行為級(jí)建?？芍苯诱{(diào)用Verilog-AMS語(yǔ)言的內(nèi)建原語(yǔ)resistor和capacitor來實(shí)現(xiàn)，同時(shí)調(diào)用及例化時(shí)需要注意端口匹配。此外，器件參數(shù)初始選擇參考環(huán)路參數(shù)計(jì)算，后續(xù)仿真驗(yàn)證時(shí)會(huì)根據(jù)仿真結(jié)果對(duì)其作調(diào)整優(yōu)化。

2.2.4 壓控振蕩器

壓控振蕩器的電路模型為：

式中：ωout為VCO的瞬時(shí)輸出頻率；ω0為VCO的中心頻率；KVCO為VCO的頻率增益系數(shù)，理想化模型下是一個(gè)常數(shù)；Ucont為VCO的控制電壓，即電荷泵的輸出電壓。

上述模型是頻域模型，行為級(jí)建模時(shí)需要對(duì)應(yīng)到時(shí)域模型，其本質(zhì)上是角頻率對(duì)時(shí)間的積分，故對(duì)VCO進(jìn)行行為級(jí)建模可利用內(nèi)建的積分函數(shù)idt( )及信號(hào)的正弦表示來實(shí)現(xiàn)。

2.2.5 整數(shù)分頻器

為簡(jiǎn)化系統(tǒng)分析，本設(shè)計(jì)所使用的分頻器采用整數(shù)分頻，暫不涉及小數(shù)分頻，故分頻器的行為級(jí)建模利用簡(jiǎn)單的計(jì)數(shù)器來描述。通過設(shè)置一個(gè)變量count用作計(jì)數(shù)，使用cross( )函數(shù)對(duì)VCO輸出的時(shí)鐘沿作統(tǒng)計(jì)，當(dāng)計(jì)數(shù)到設(shè)置的閾值則輸出分頻信號(hào)。

2.3 系統(tǒng)級(jí)建模設(shè)計(jì)

在完成各模塊建模的前提下，將各模塊按照系統(tǒng)結(jié)構(gòu)順序連接組合即可得到系統(tǒng)層面的行為級(jí)建模。具體來說，先完成分模塊的行為級(jí)描述并創(chuàng)建獨(dú)立的文件，進(jìn)而例化各模塊并利用端口映射關(guān)系完成系統(tǒng)各模塊的連接和信號(hào)傳遞。為簡(jiǎn)化仿真過程，可以把需要迭代優(yōu)化的參量全部寫在一個(gè)參量定義文件中，利用參數(shù)傳遞的方式進(jìn)行迭代修改。

3 系統(tǒng)仿真驗(yàn)證

仿真和驗(yàn)證的功能是檢查設(shè)計(jì)的正確性，同時(shí)也是系統(tǒng)不斷修正、改進(jìn)以及優(yōu)化的過程。為整個(gè)系統(tǒng)設(shè)計(jì)一套比較完善的驗(yàn)證方案，驗(yàn)證系統(tǒng)的功能正確性并總結(jié)分析影響系統(tǒng)穩(wěn)定性和性能的參數(shù)作用機(jī)制。

3.1 設(shè)計(jì)參數(shù)指標(biāo)

由于行為級(jí)建模僅為電路級(jí)設(shè)計(jì)的參考和指導(dǎo)，并不限定于具體的應(yīng)用需求，故本設(shè)計(jì)的參數(shù)指標(biāo)設(shè)定進(jìn)行了一定的簡(jiǎn)化。本設(shè)計(jì)的參數(shù)指標(biāo)描述如表1所示。

表1 系統(tǒng)參數(shù)指標(biāo)

3.2 功能驗(yàn)證

通過驗(yàn)證環(huán)路是否能跟蹤參考信號(hào)變化并成功鎖定來驗(yàn)證設(shè)計(jì)的正確性。從圖3（a）可得REF信號(hào)和DIV信號(hào)已達(dá)到相位鎖定，同時(shí)VCO輸出的信號(hào)頻率與設(shè)計(jì)的分頻倍數(shù)相符合。圖3（b）反映了鎖相過程中VCO控制電壓的變化趨勢(shì)，相位鎖定過程大約需要3.8 μs，符合預(yù)期，且信號(hào)的紋波在可接受范圍。

圖3 環(huán)路瞬態(tài)仿真結(jié)果

3.3 環(huán)路參數(shù)對(duì)系統(tǒng)性能的影響

研究環(huán)路參數(shù)對(duì)系統(tǒng)的穩(wěn)定性和環(huán)路鎖定時(shí)間的影響是行為級(jí)建模的目的和意義，對(duì)后續(xù)電路級(jí)設(shè)計(jì)和迭代優(yōu)化具有前瞻性的指導(dǎo)作用。這里主要分析電荷泵充放電電流、環(huán)路濾波器選擇以及VCO增益系數(shù)對(duì)設(shè)計(jì)的影響，通過仿真結(jié)果分析可總結(jié)如下。

一是VCO控制電壓的增益與充放電電流成正比，同時(shí)充放電電流的不匹配會(huì)在一定程度上影響環(huán)路的鎖定時(shí)間。當(dāng)充放電電流失配時(shí)，鎖定時(shí)間比電流匹配時(shí)增加了幾百納秒的時(shí)間，故電路級(jí)設(shè)計(jì)時(shí)應(yīng)盡量滿足充放電電流的匹配。二是環(huán)路濾波器的設(shè)計(jì)對(duì)系統(tǒng)的穩(wěn)定性和鎖定時(shí)間有極大的影響，且兩者是一對(duì)互相牽制的參數(shù)指標(biāo)。三是VCO的增益系數(shù)在實(shí)際模型中與控制電壓不再是線性關(guān)系，其非線性關(guān)系會(huì)使得PLL的鎖定時(shí)間變長(zhǎng)，且會(huì)引起抖動(dòng)或失鎖問題，故電路級(jí)設(shè)計(jì)時(shí)需考慮從電路結(jié)構(gòu)或者器件特性上盡量避免非線性問題。

4 結(jié) 論

本文系統(tǒng)總結(jié)了基于Verilog-AMS的電荷泵鎖相環(huán)行為級(jí)建模的方法和相關(guān)理論研究，通過仿真實(shí)驗(yàn)驗(yàn)證了設(shè)計(jì)的正確性，并針對(duì)環(huán)路參數(shù)對(duì)系統(tǒng)穩(wěn)定性和性能的影響等相關(guān)問題進(jìn)行較為充分的分析，從而為后續(xù)的電路級(jí)設(shè)計(jì)提供重要的理論依據(jù)和指導(dǎo)作用。