王 杰

(中國西南電子技術(shù)研究所，四川 成都 610036)

0 引言

通信偵察的主要任務(wù)是利用電子情報偵察手段對敵方發(fā)射的輻射源信號進行搜索與截獲、分選與識別、調(diào)制參數(shù)測量和解調(diào)譯碼等。當(dāng)前美國及北約國家的數(shù)據(jù)鏈均采用了高速跳頻和直接序列擴頻體制[1]，其具有跳頻速度快、頻點多、帶寬寬、擴頻碼復(fù)雜等特點，信號的捕獲、跟蹤和檢測極為困難[2]。

針對信號的捕獲跟蹤，傳統(tǒng)的偵察方式為將接收的射頻信號通過模擬下變頻變換到中頻信號，經(jīng)過AD 數(shù)字采樣后送數(shù)字信號處理模塊完成信號的頻譜計算和功率估算等，從而完成信號的檢測和分選識別。該方法針對帶寬小、跳速慢、頻點少的信號效果較好，但針對跳頻帶寬、頻點多的信號則處理能力不足，F(xiàn)PGA 的資源無法滿足多路信號同時下變頻、濾波和頻譜并行計算處理。此外，當(dāng)前裝備發(fā)展的趨勢是低功耗、小型化方向發(fā)展，傳統(tǒng)模擬下變頻方式已經(jīng)很難滿足這方面的需求。

美國亞德諾半導(dǎo)體公司(Analog)先后推出了AD9361、AD9371 及ADRV9009 等類型的射頻頻率捷變芯片，隨著芯片的換代升級，其芯片的功能越來越強大，其中ADRV9009芯片的處理帶寬可達200 MHz。本文提出基于ADRV-9009+Zynq 的處理架構(gòu)實現(xiàn)寬帶高跳速信號的數(shù)字信道化寬帶接收設(shè)計，后端FPGA 處理采用多相濾波處理方式，通過抽取后再濾波，可大大節(jié)省FPGA 的硬件資源。該方法可針對特定頻點間隔的高速跳頻信號、擴頻信號等，經(jīng)仿真調(diào)試和FPGA 板級調(diào)試均有較好的效果，大大節(jié)省了FPGA 的使用資源，具備推廣到其他非協(xié)作信號偵察的應(yīng)用前景。

1 高速跳頻信號的工作原理

高速跳頻信號主要應(yīng)用于通信電臺、敵我識別、數(shù)據(jù)鏈等平臺上，其主要采用了跳頻、直接序列擴頻和跳時等反偵察通信技術(shù)，具有較低的截獲慨率。

針對該類信號跳頻快和帶寬大的特點，采用寬帶數(shù)字信道化接收和高速數(shù)字信號處理相結(jié)合的技術(shù)，從而為后端的信號檢測和參數(shù)估計提供預(yù)處理的數(shù)據(jù)。

圖1 所示是一種常規(guī)的高速跳頻信號的信號發(fā)射流程，完成跳頻之前該跳頻信號還會進行擴頻調(diào)制、加密處理和載波選擇等，故對其偵收處理的難度較大。

圖1 高速跳頻信號波形的發(fā)射流程

2 針對高速跳頻信號的寬帶偵收總體設(shè)計

針對高速跳頻信號的偵收包含三個關(guān)鍵技術(shù)：寬帶接收處理設(shè)計、信號的參數(shù)估計和信號的解調(diào)解譯。其處理的流程如圖2 所示，本文主要針對前端高速跳頻信號的寬帶接收處理設(shè)計展開分析。前端天線接收的信號通過兩片ADRV9009 芯片完成L 頻段信號的下變頻和AD 采樣。采樣后的兩路數(shù)字基帶信號送入一片F(xiàn)PGA實現(xiàn)濾波、數(shù)字信道化處理，變成每路采樣率較低的基帶信號。

圖2 高速跳頻信號偵收處理流程

假定某高速跳頻信號的通道間中心頻率間隔為3 MHz，其跳頻帶寬為300 MHz 左右，有效帶寬為64 個，為了保證偵收對信號的全概率覆蓋，多相濾波數(shù)字信道化采用50%的混疊設(shè)計。多相濾波數(shù)字信道化各信道帶寬設(shè)計為6 MHz，接收通道1、2 輸出涵蓋頻段為前段150 MHz，劃分為32 個信道，接收通道3、4 輸出頻段涵蓋后段的150 MHz，劃分為32 個信道。多相濾波數(shù)字信道化處理由4 個完全相同的16 路數(shù)字信道化組成，通過控制ADRV9009 不同的射頻頻點可實現(xiàn)某高速跳頻信號頻段的全覆蓋。其信道劃分如圖3 所示。

圖3 高速跳頻信號寬帶數(shù)字信道化

3 ADRV9009 工作原理及特點

ADRV9009 是一款高度集成的射頻 (RF)捷變收發(fā)器，提供雙通道發(fā)射和接收器、集成式合成器和數(shù)字信號處理功能。其1 路接收通道的處理流程如圖4 所示。

圖4 ADRV9009 的接收處理流程

ADRV9009 接收鏈路按信號流程依次為：模擬正交混頻、TIA (跨導(dǎo)放大器)、ADC、第一級抽取、第二級抽取、可編程FIR 濾波器、正交校正、直流校正、直流增益和中頻變換后通過JESD204B高速接口后送后端FPGA 完成后續(xù)數(shù)字信號處理及解調(diào)/譯碼[3-4]。

ADRV9009 的接收通道最大可支持帶寬為200 MHz，而某高速跳頻信號的最大帶寬達300 MHz，因此兩片ADRV9009 的四個接收通道可實現(xiàn)高速跳頻信號的全帶寬覆蓋[5]。

4 針對高速跳頻信號多相濾波處理的原理

如前文所述，本文用兩片ADRV9009 實現(xiàn)高速跳頻信號的全帶寬覆蓋。ADRV9009 輸出的是經(jīng)過抽取、濾波后的零中頻基帶信號。鑒于ADRV9009 送入的是基帶I、Q信號，因此，本設(shè)計采用復(fù)數(shù)的數(shù)字信道化多相濾波結(jié)構(gòu)[6-7]。

根據(jù)復(fù)信號的信道化原始結(jié)構(gòu)，可得第k 路信道的輸出[8]為：

各信道可選擇奇劃分和偶劃分，為了推導(dǎo)及實現(xiàn)方便這里選擇奇劃分，令：

根據(jù)以上推導(dǎo)，可得基于多相濾波結(jié)構(gòu)的信道化接收機結(jié)構(gòu)模型如圖5 所示。

圖5 復(fù)信號的多相濾波結(jié)構(gòu)

由于D 倍抽取器位于濾波器之前，每個信道的抽取濾波器不是原來的原形低通濾波器h(n)，而是該濾波器的多相分量hp(m)，其運算量降至原來的1/D，極大地提高了該信道化接收機的實時信號處理能力。多相濾波數(shù)字信道化具有數(shù)字信號處理的全帶寬、全概率覆蓋、各通道并行處理等特點，而且其運算量低，便于硬件實現(xiàn)[9-10]。

5 FPGA 的多路數(shù)字信道化處理設(shè)計

5.1 FPGA 處理流程

FPGA 采用Xilinx 的XC7Z045，F(xiàn)PGA 主要完成ADRV-9009 芯片的驅(qū)動配置和AD 信號接收。接收的零中頻基帶數(shù)字信號經(jīng)16 倍抽取、濾波和16 點FFT 變換后輸出各路通道的處理結(jié)果。其處理流程如圖6 所示。

圖6 FPGA 的處理流程

5.2 FIR 原型低通濾波器設(shè)計

多相濾波設(shè)計中的濾波器組的設(shè)計相當(dāng)重要，這組低通濾波器是對原型低通濾波器進行移位抽取得到的。本方法采用無盲區(qū)的信道劃分方式，采樣率為96 MHz，信道數(shù)為16 個，每個信道帶寬是6 MHz。綜上所述，采用MATLAB 的Fdatool 設(shè)計完成[11]。FIR 濾波器的幅頻響應(yīng)如圖7 所示。

圖7 FIR 濾波器的幅頻響應(yīng)

5.3 FFT 設(shè)計

由于DFT本身需要做大量的蝶形運算，在FPGA 工程實現(xiàn)中采樣FFT 的IP 核來實現(xiàn)。每次送入16 個采樣點，處理完成后16 通道并行輸出，送后續(xù)的處理模塊完成高速跳頻信號的信號檢測和參數(shù)測量。

6 MATLAB 仿真及FPGA實現(xiàn)

6.1 MATLAB 仿真結(jié)果

利用MATLAB 針對高速跳頻信號的L 頻段的多相濾波設(shè)計方法完成仿真。設(shè)置當(dāng)前ADRV9009 的AD1 通道接收頻率設(shè)置為f0，AD2 的通道接收頻率設(shè)置為f0+3，那么根據(jù)高速跳頻信號的頻點和帶寬的關(guān)系，兩個數(shù)字信道化處理模塊可將高速跳頻信號的L 頻段所有對應(yīng)的跳頻點完全覆蓋。

由于四個16 路的數(shù)字信道化結(jié)構(gòu)完全相同，下邊以一個模塊的仿真來闡述。設(shè)置當(dāng)前的高速跳頻信號的三個跳頻頻點分別為f0、f0+3、f0+6，則經(jīng)過ADRV9009 后的輸出的基帶IQ 信號如圖8 所示。

圖8 三個不同跳頻頻點的脈沖波形

經(jīng)過多相濾波處理后的波形如圖9 所示，由于經(jīng)過多相濾波處理的信號為復(fù)信號，因此取復(fù)信號的模。

圖9 MATLAB 相應(yīng)通道的輸出波形

由圖9 可見，一個通道只出現(xiàn)對應(yīng)頻點的高脈沖信號，其他的通道信號幅度明顯降低，這和理論推導(dǎo)結(jié)果一致。

6.2 FPGA 仿真結(jié)果

6.2.1 FPGA 的仿真結(jié)果

圖10 是采用Modesim 對實現(xiàn)后的FPGA 算法完成仿真。由于MATLAB 信道的編號是從1 開始而FPGA 是從0開始，故其仿真結(jié)果和MATLAB 的仿真結(jié)果是一致的。

圖10 Modesim 的仿真結(jié)果

通過板級測試，其9、10、11 通道實測結(jié)果如圖11所示。由圖可見，9、10、11 通道信號的脈沖幅度顯著大于其他信道的脈沖幅度。工程實現(xiàn)后脈沖落入的信道和理論推導(dǎo)及MATLAB 仿真結(jié)果是完全一致的。

圖11 FPGA 在線實現(xiàn)結(jié)果

6.2.2 資源分析

FPGA 的乘法器(DSP)資源是最寶貴的硬件資源，實現(xiàn)乘法和其他的算術(shù)運算均需乘法器來完成。采用多相濾波體制每路的乘法器(DSP)是4 個，則總共需要512個DSP，加上FFT 變換的DSP 總共需要528 個乘法器就可完成該帶寬下高速跳頻信號的數(shù)字信道化處理。如果采用傳統(tǒng)的下變頻濾波的方式，每一路數(shù)字混頻濾波大概需要67 個DSP，則高速跳頻信號的51 個頻點總共需要3 417 個DSP，此時一片XC7Z045 的DSP 資源無法完成此工作。

7 結(jié)論

針對高速跳頻信號的偵察由于其信號帶寬寬、跳速快、編碼體制復(fù)雜，對接收機的設(shè)計及后端數(shù)字信號處理都是極大的考驗[7，12-13]。本文探討了針對高速跳頻信號接收的寬帶接收設(shè)計，結(jié)合當(dāng)前高性能的射頻頻率捷變芯片，兩片ADRV9009 的四個接收通道可實現(xiàn)高速跳頻信號帶寬的全部覆蓋。該方法不僅簡化了前端射頻部分的功耗、體積，而且前端四路接收通道只需設(shè)置對應(yīng)頻點即可。后端采用多相濾波的數(shù)字信道化技術(shù)，降低了數(shù)字信號處理的速度，節(jié)省了硬件資源，增強了系統(tǒng)的靈活性。該處理技術(shù)適應(yīng)于不同帶寬的高速跳頻信號，而且針對其他非協(xié)作通信的寬帶信號依然有較大的優(yōu)勢。