唐彩彬

（中科芯集成電路有限公司，江蘇無(wú)錫 214072）

1 引言

USB功率傳輸（Power Delivery，PD）協(xié)議于2013年的更新標(biāo)準(zhǔn)名為USB PD。USB PD協(xié)議是基于USB3.1，在Type-C端口后提出的功率傳輸概念。USB PD可以為快充技術(shù)帶來(lái)更大的靈活性，可以將充電能力擴(kuò)大為目前的10倍，最高可達(dá)100 W[1]。

OB2613是一款高精度高集成度的USB PD控制器，已于2018年11月獲得USB標(biāo)準(zhǔn)化組織（USB Implementers Forum，USB-IF，）的PD3.0+PPS認(rèn)證，并于2018年12月通過(guò)高通QC4+的測(cè)試認(rèn)證，其符合USB PD3.0 V1.1規(guī)范，支持PPS模式，支持QC4/4+、BC 1.2協(xié)議、MTK PE+、華為FCP協(xié)議、Apple快充識(shí)別、三星快充識(shí)別等[2]。通過(guò)預(yù)留的GPIO設(shè)置可支持A+C口雙口快充設(shè)計(jì)，極具成本優(yōu)勢(shì)[3]。

本文針對(duì)該款USB PD快充協(xié)議芯片，基于Chroma 3380P測(cè)試系統(tǒng)，搭建了一套完整的USB PD快充協(xié)議芯片晶圓測(cè)試平臺(tái)。該測(cè)試方案實(shí)現(xiàn)了對(duì)該快充芯片晶圓的主要功能與性能參數(shù)的測(cè)試[4-5]，并為快充類(lèi)芯片測(cè)試提供了一種通用方法。

2 Chroma 3380P系統(tǒng)資源配置

2.1 Chroma 3380P簡(jiǎn)介

Chroma 3380P自動(dòng)測(cè)試系統(tǒng)工作于Windows 7操作系統(tǒng)的環(huán)境下，采用CRAFT C/C++程序語(yǔ)言，方便使用Windows所提供的資源。系統(tǒng)采用彈性架構(gòu)，可根據(jù)測(cè)試需求選配對(duì)應(yīng)的功能板卡，提供整合密度大、功能強(qiáng)大、具有經(jīng)濟(jì)效益的自動(dòng)測(cè)試系統(tǒng)，可滿足多種形式的集成電路測(cè)試應(yīng)用。

Chroma 3380P VLSI（Very Large Scale Integration)測(cè)試系統(tǒng)機(jī)型因其高同測(cè)功能（High Parallel Test），除內(nèi)建的4-wire功能高密度IC電源（VI Source）外，具備any-pin-to-any-site高同測(cè)功能（最大支持512 site并行同測(cè)），以適應(yīng)未來(lái)IC更高效的測(cè)試需求。

2.2 系統(tǒng)資源能力

該Chroma 3380P系統(tǒng)可配置MLDPS-16、MLDPS-32、MXREF、MXUVI、MXPMU、PPMU等 板卡，支持gang-mode模式來(lái)滿足更高的測(cè)試要求，板卡資源電流電壓能力如表1所示。

表1 卡板資源能力（DPS/PMU/PPMU）

Chroma 3380P每塊MXLPC卡板配備64個(gè)數(shù)字通道，系統(tǒng)最大支持576個(gè)數(shù)字通道，測(cè)試向量最大支持100 MHz測(cè)試頻率，數(shù)字通道的具體參數(shù)如表2所示。

表2 MXLPC數(shù)字通道具體參數(shù)

3 USB PD快充協(xié)議芯片測(cè)試要求

針對(duì)該快充芯片的測(cè)試要求，把測(cè)試項(xiàng)目拆分成數(shù)字參數(shù)測(cè)試與模擬參數(shù)測(cè)試兩個(gè)部分，兩部分是相對(duì)獨(dú)立的。

3.1 數(shù)字參數(shù)測(cè)試

1）連接性測(cè)試（Continuity Test）也稱(chēng)為開(kāi)短路測(cè)試（Open Short Test），它主要用以確認(rèn)器件在測(cè)試時(shí)所有的信號(hào)引腳都與測(cè)試系統(tǒng)相應(yīng)的通道在電性能上完成了連接，且沒(méi)有信號(hào)引腳與其他信號(hào)引腳、電源或地發(fā)生短路或斷路。連接性測(cè)試能快速檢測(cè)出被測(cè)器件（Device Under Test，DUT）是否存在電性物理缺陷，如引腳短路、bond wire缺失、引腳的靜電損壞以及制造缺陷等。

2）SCAN測(cè)試是一種結(jié)構(gòu)性測(cè)試，它將芯片內(nèi)部的寄存器替換成專(zhuān)門(mén)的寄存器，然后連接成1條或多條鏈，這種方式只需要在輸入端輸入pattern，在輸出端對(duì)比輸出即可，它不關(guān)心芯片功能，可以節(jié)省很多測(cè)試開(kāi)發(fā)時(shí)間，同時(shí)也減少測(cè)試時(shí)間。

3）BIST (Built In Self Test)測(cè)試即內(nèi)建自測(cè)試，BIST是一個(gè)專(zhuān)門(mén)用于測(cè)試的電路模塊，能夠直接產(chǎn)生測(cè)試激勵(lì)和檢測(cè)測(cè)試響應(yīng)。芯片內(nèi)部集成了專(zhuān)門(mén)的測(cè)試算法，內(nèi)部也實(shí)際集成了測(cè)試控制電路、輸出結(jié)果比較電路等。

4）Bandgap Trim測(cè)試。由于工藝的影響，帶隙基準(zhǔn)電壓會(huì)有一定的偏差，需要利用trim技術(shù)對(duì)基準(zhǔn)電壓進(jìn)行修調(diào)。通過(guò)在EEPROM(Electrically Erasable Programmable Read Only Memory)中寫(xiě)入trim code來(lái)控制trim電阻以達(dá)到修調(diào)基準(zhǔn)電壓的目的；同時(shí)采用了自動(dòng)修調(diào)算法，只需要測(cè)試基準(zhǔn)電壓的初始值，就可以自動(dòng)找出最佳的trim code[6]。

5）針對(duì)高電平時(shí)的輸入電壓VIH、低電平時(shí)的輸入電壓VIL、高電平時(shí)的輸出電壓VOH、低電平時(shí)的輸出電壓VOL參數(shù)進(jìn)行的測(cè)試。

6）其他功能參數(shù)測(cè)試。

3.2 模擬參數(shù)測(cè)試

1）連接性測(cè)試（同數(shù)字參數(shù)部分的連接性測(cè)試說(shuō)明）。

2）基準(zhǔn)電壓、電流、頻率、電阻等參數(shù)的測(cè)試與熔絲修調(diào)。芯片在測(cè)試過(guò)程中，除了進(jìn)行直流參數(shù)以及功能參數(shù)測(cè)試外，更為重要的是對(duì)芯片進(jìn)行trim修調(diào)[7-8]。因?yàn)樾酒谥谱鬟^(guò)程中，由于工藝的影響，其內(nèi)部的基準(zhǔn)電壓、振蕩器等模塊會(huì)出現(xiàn)一定偏差，而在芯片大量生產(chǎn)和測(cè)試過(guò)程中，一旦被測(cè)芯片的參數(shù)出現(xiàn)偏差，該芯片就會(huì)被剔除，這樣必然會(huì)降低芯片良率，從而增加芯片制造成本[9]。所以，通過(guò)對(duì)芯片部分參數(shù)進(jìn)行微調(diào)，提升芯片的良率就顯得十分重要。

3）靜態(tài)電流與工作電流測(cè)試。確保芯片處于低功耗狀態(tài)與工作狀態(tài)下的電流消耗在芯片參數(shù)手冊(cè)的范圍中。靜態(tài)電流與工作電流測(cè)試是一個(gè)至關(guān)重要的測(cè)試參數(shù)，它將直接關(guān)系到芯片的功耗，影響終端設(shè)備的使用時(shí)間。

4）UVLO（Under Voltage Lock Out）測(cè)試。當(dāng)輸入電壓在標(biāo)準(zhǔn)值以上時(shí)，檢測(cè)輸入電壓上升，防止芯片誤操作而停止電源并發(fā)出報(bào)警信號(hào)，多為系統(tǒng)正常工作時(shí)最低輸入電壓的130%～150%左右；當(dāng)輸出電壓在標(biāo)準(zhǔn)值以下時(shí)，檢測(cè)輸出電壓下降或?yàn)楸Ｗo(hù)負(fù)載及防止誤操作而停止電源并發(fā)出報(bào)警信號(hào)，多為輸出電壓的80%～30%左右。

5）漏電流測(cè)試。通過(guò)簡(jiǎn)單地在被測(cè)芯片的輸入或輸出引腳上施加直流電壓，然后測(cè)量引腳流入或流出的小電流來(lái)測(cè)試漏電流。

6）其他模擬參數(shù)測(cè)試。

4 USB PD快充協(xié)議芯片測(cè)試實(shí)現(xiàn)

測(cè)試開(kāi)發(fā)設(shè)計(jì)時(shí)，要根據(jù)芯片的測(cè)試要求來(lái)選擇對(duì)應(yīng)的系統(tǒng)硬件資源。根據(jù)該快充協(xié)議芯片的測(cè)試規(guī)范，設(shè)計(jì)了雙site并行測(cè)試外圍。

4.1 芯片測(cè)試外圍設(shè)計(jì)

site1的測(cè)試原理如圖1所示。雙site測(cè)試方案（不含模擬trim部分）使用了10個(gè)DPS源、80個(gè)數(shù)字通道、11個(gè)繼電器控制位。

圖1 測(cè)試外圍原理圖

4.2 并行修調(diào)電路設(shè)計(jì)

雙site采用并行方式進(jìn)行熔絲修調(diào)，在熔絲兩端加5 V電壓來(lái)熔斷，修調(diào)電路原理如圖2所示。該芯片共29段熔絲，雙site熔絲修調(diào)部分使用了8個(gè)DPS源、30個(gè)繼電器。熔絲并行修調(diào)的方式能夠?qū)崿F(xiàn)多段熔絲一起熔斷，能有效提升測(cè)試速度，提高測(cè)試效率。

圖2 修調(diào)電路原理圖

4.3 測(cè)試程序開(kāi)發(fā)

整個(gè)測(cè)試程序共52個(gè)測(cè)試項(xiàng)目，其中29個(gè)數(shù)字測(cè)試項(xiàng)目，23個(gè)模擬測(cè)試項(xiàng)目，基于Chroma 3380P開(kāi)發(fā)了該快充協(xié)議芯片晶圓測(cè)試方案的測(cè)試程序。本方案實(shí)現(xiàn)了對(duì)該快充芯片基準(zhǔn)參數(shù)的測(cè)試及修調(diào)，包括MCU dft測(cè)試、Bandgap trim測(cè)試、BIST測(cè)試、存儲(chǔ)器測(cè)試、I2C燒寫(xiě)code測(cè)試等。

4.4 測(cè)試結(jié)果

該快充協(xié)議芯片測(cè)試結(jié)果如表3所示，結(jié)果顯示該方案實(shí)現(xiàn)了對(duì)該快充電源模塊主要性能參數(shù)的測(cè)試，雙site并測(cè)時(shí)間約8.8 s，滿足了該芯片晶圓的量產(chǎn)要求。

表3 測(cè)試結(jié)果

5 結(jié)論

本文提供了一種基于Chroma 3380P的快充協(xié)議芯片測(cè)試方案，該方案實(shí)現(xiàn)了對(duì)快充芯片晶圓常規(guī)數(shù)字參數(shù)與模擬參數(shù)的測(cè)試，雙site測(cè)試方案在現(xiàn)有的資源下實(shí)現(xiàn)高效量產(chǎn)，晶圓封裝后FT（Final Test）測(cè)試良率等正常，可作為快充芯片測(cè)試開(kāi)發(fā)參考。