汪 敏 ，蔣彥雯 ，范紅旗

(1.國(guó)防科技大學(xué) 自動(dòng)目標(biāo)識(shí)別重點(diǎn)實(shí)驗(yàn)室，湖南 長(zhǎng)沙 410000；2.中國(guó)人民解放軍94535 部隊(duì)，江蘇 徐州 221000)

0 引言

作為現(xiàn)代電子對(duì)抗中的核心技術(shù)，數(shù)字射頻存儲(chǔ)(Digital Radio Frequency Memory，DRFM)干擾技術(shù)以其調(diào)制方式的靈活性、信號(hào)相干性等特點(diǎn)，廣泛應(yīng)用于各類(lèi)自衛(wèi)式、支援式和投擲式干擾系統(tǒng)中[1]。對(duì)抗DRFM 干擾、尤其是來(lái)自雷達(dá)主瓣的DRFM 干擾[2]，成為了當(dāng)前各類(lèi)雷達(dá)研制測(cè)試中的一項(xiàng)重要課題，因此研制一種能滿足技術(shù)驗(yàn)證與系統(tǒng)測(cè)試需求的DRFM 干擾模擬器就顯得尤為必要。

目前已有的DRFM 干擾模擬器大多采用定制硬件進(jìn)行設(shè)計(jì)，并且產(chǎn)生的干擾樣式較為單一、固定。其中文獻(xiàn)[3]針對(duì)雷達(dá)抗拖曳式誘餌干擾設(shè)計(jì)了一種目標(biāo)和拖曳誘餌的模擬器，其系統(tǒng)硬件部分采用專(zhuān)用定制設(shè)備，用途較為局限；文獻(xiàn)[4]設(shè)計(jì)了一種寬帶雷達(dá)目標(biāo)與干擾模擬器，能夠覆蓋L-Ku 波段雷達(dá)，但系統(tǒng)各單元均為定制組件，功能擴(kuò)展性不夠；文獻(xiàn)[5]針對(duì)雷達(dá)測(cè)試設(shè)計(jì)了一種多通道回波模擬器，能夠產(chǎn)生噪聲、假目標(biāo)等干擾，但每個(gè)通道僅能固定產(chǎn)生一種干擾；文獻(xiàn)[6]采用通用儀器設(shè)計(jì)了一款DRFM 雷達(dá)回波模擬器，可以產(chǎn)生多種欺騙干擾，但變更干擾樣式需要重啟系統(tǒng)，使用上不夠靈活。綜上所述，有必要研制一種配置更加靈活、通用性更強(qiáng)且易使用的DRFM 干擾模擬器。

本文基于NI 公司的PXI 自動(dòng)化測(cè)試平臺(tái)，以矢量信號(hào)收發(fā)儀(Vector Signal Transceivers，VST)為核心[7]，采用DRFM 技術(shù)體制進(jìn)行干擾模擬器設(shè)計(jì)，設(shè)計(jì)了一種流控制器實(shí)現(xiàn)對(duì)干擾模擬器的控制。干擾模擬器可以實(shí)現(xiàn)包括全脈沖存儲(chǔ)轉(zhuǎn)發(fā)、式樣脈沖存儲(chǔ)轉(zhuǎn)發(fā)和間歇采樣存儲(chǔ)轉(zhuǎn)發(fā)在內(nèi)的三種存儲(chǔ)方式[8]，通過(guò)結(jié)合移頻、調(diào)相等調(diào)制方式，可以實(shí)現(xiàn)首尾連續(xù)轉(zhuǎn)發(fā)干擾、間歇采樣移頻轉(zhuǎn)發(fā)干擾等多種復(fù)雜的干擾樣式[9]。通過(guò)更換VST 板卡，可快速調(diào)整干擾模擬器的頻段、帶寬等指標(biāo)參數(shù)。通過(guò)擴(kuò)展VST 板卡的數(shù)量，可構(gòu)建更加復(fù)雜的電磁信號(hào)環(huán)境。

1 硬件組成

該干擾模擬器系統(tǒng)采用全商用現(xiàn)貨(COTS)的PXI 自動(dòng)化測(cè)試平臺(tái)搭建，包括PXI 機(jī)箱、遠(yuǎn)程控制器和VST板卡。遠(yuǎn)程控制器和VST 模塊位于PXI 機(jī)箱內(nèi)，遠(yuǎn)程控制器通過(guò)光纖連接到計(jì)算機(jī)上位機(jī)，其中PXI 機(jī)箱和VST 板卡可以根據(jù)需求選擇不同的型號(hào)，不同的VST 板卡覆蓋的頻段范圍不同，因此干擾模擬器系統(tǒng)不包含收發(fā)天線，收發(fā)天線需根據(jù)具體應(yīng)用場(chǎng)景單獨(dú)進(jìn)行選擇。干擾模擬器系統(tǒng)組成如圖1 所示，下面對(duì)各部分進(jìn)行詳細(xì)說(shuō)明。

圖1 干擾模擬器系統(tǒng)組成圖

VST 是干擾模擬器的核心組件，集成了通用的接收和發(fā)射前端以及可用作實(shí)時(shí)信號(hào)處理的FPGA。通過(guò)VST 完成對(duì)雷達(dá)信號(hào)的接收、存儲(chǔ)、調(diào)制和轉(zhuǎn)發(fā)，其中存儲(chǔ)、調(diào)制和控制等復(fù)雜功能在FPGA 上實(shí)現(xiàn)。VST 根據(jù)上位機(jī)傳遞的參數(shù)生成不同類(lèi)型的干擾信號(hào)，通過(guò)多塊VST 板卡同時(shí)工作可產(chǎn)生多路不同類(lèi)型、不同參數(shù)的干擾信號(hào)，構(gòu)建出測(cè)試所需的復(fù)雜電磁信號(hào)環(huán)境。當(dāng)測(cè)試需求發(fā)生變化時(shí)，干擾模擬器可通過(guò)更換VST 板卡快速調(diào)整自身指標(biāo)性能，而不需要改動(dòng)軟件部分，例如頻率范圍可由65 MHz～6 GHz 將上限擴(kuò)展至40 GHz；瞬時(shí)帶寬可由80 MHz 擴(kuò)展至1.4 GHz[7]。

PXI 機(jī)箱為干擾模擬器系統(tǒng)提供電源、散熱、通信總線，同時(shí)將整個(gè)系統(tǒng)集成為一個(gè)整體，實(shí)現(xiàn)輕量便攜。干擾模擬器采用遠(yuǎn)程控制的方式，通過(guò)光纖將上位機(jī)和PXI 機(jī)箱進(jìn)行分離，在保證功能不受影響的同時(shí)可以讓用戶(hù)遠(yuǎn)離輻射源，提升實(shí)驗(yàn)的靈活性。干擾模擬器上位機(jī)采用Intel 處理器，運(yùn)行上位機(jī)控制軟件。

2 軟件設(shè)計(jì)

該干擾模擬器系統(tǒng)硬件部分均采用通用模塊，因此其核心功能依賴(lài)軟件進(jìn)行設(shè)計(jì)，主要包括FPGA 軟件和控制軟件。其中，F(xiàn)PGA 軟件是干擾模擬器信號(hào)檢測(cè)和干擾生成的核心，運(yùn)行于VST 的板載FPGA 內(nèi)；控制軟件是干擾模擬器的監(jiān)控終端，為人機(jī)交互提供操控接口和顯示界面，運(yùn)行于上位機(jī)內(nèi)，兩者通過(guò)PXIe 總線進(jìn)行通信。

2.1 功能模塊設(shè)計(jì)

干擾模擬器在技術(shù)體制上選擇DRFM 架構(gòu)。DRFM的原理是通過(guò)接收并存儲(chǔ)雷達(dá)信號(hào)，在時(shí)域和頻域內(nèi)對(duì)存儲(chǔ)的雷達(dá)信號(hào)進(jìn)行調(diào)制，生成相干干擾信號(hào)[1]。作為一種測(cè)試設(shè)備而非實(shí)際干擾機(jī)，DRFM 干擾模擬器帶寬大于雷達(dá)信號(hào)瞬時(shí)帶寬即可，但為了適應(yīng)不同的雷達(dá)波形體制、靈活產(chǎn)生各種典型樣式的DRFM 干擾，要求干擾模擬器具備存儲(chǔ)深度深和實(shí)時(shí)響應(yīng)的特點(diǎn)。

基于上述需求，在FPGA 中主要實(shí)現(xiàn)了五個(gè)功能模塊，分別為預(yù)處理模塊、信號(hào)偵測(cè)模塊、控制模塊、存儲(chǔ)模塊和調(diào)制模塊，由上位機(jī)控制軟件提供狀態(tài)參數(shù)輸入，AD/DA 完成和射頻前端的數(shù)據(jù)交互。干擾模擬器工作原理如圖2 所示。來(lái)自ADC 的輸入信號(hào)經(jīng)過(guò)預(yù)處理模塊處理后送給信號(hào)偵測(cè)模塊，完成信號(hào)參數(shù)測(cè)量，控制模塊根據(jù)來(lái)自信號(hào)偵測(cè)模塊的信息和上位機(jī)軟件的參數(shù)對(duì)存儲(chǔ)模塊和調(diào)制模塊進(jìn)行控制，調(diào)制完的信號(hào)再次經(jīng)過(guò)預(yù)處理后經(jīng)由DAC 送給發(fā)射前端。

圖2 干擾模擬器工作原理圖

(1)預(yù)處理模塊

預(yù)處理模塊實(shí)現(xiàn)I/Q 補(bǔ)償、分?jǐn)?shù)內(nèi)插和分?jǐn)?shù)抽取三種功能。I/Q 兩路信號(hào)在調(diào)制或解調(diào)時(shí)會(huì)出現(xiàn)幅相不均衡，通過(guò)I/Q 補(bǔ)償功能進(jìn)行解決。另外由于干擾模擬器的存儲(chǔ)深度受自身采樣頻率的影響，為了在雷達(dá)信號(hào)帶寬較小時(shí)節(jié)省資源，需要降低干擾模擬器采樣處理頻率，但是VST 中ADC/DAC 的采樣頻率為固定值，比如型號(hào)為PXIe 5646R 的VST 為200 MHz，因此在FPGA 設(shè)計(jì)中引入分?jǐn)?shù)抽取和分?jǐn)?shù)內(nèi)插功能來(lái)降低有效數(shù)據(jù)的速率。

(2)信號(hào)偵測(cè)模塊

信號(hào)偵測(cè)模塊實(shí)現(xiàn)對(duì)雷達(dá)信號(hào)的偵測(cè)與參數(shù)測(cè)量。通過(guò)正交檢波方法對(duì)輸入的復(fù)數(shù)基帶信號(hào)進(jìn)行功率計(jì)算[10]，輸出信號(hào)起止時(shí)刻，并據(jù)此計(jì)算信號(hào)的脈寬參數(shù)傳遞到控制模塊。為了降低噪聲對(duì)包絡(luò)檢測(cè)的干擾，可以根據(jù)信噪比設(shè)置合適的門(mén)限閾值。

(3)控制模塊

控制模塊是干擾模擬器功能實(shí)現(xiàn)的關(guān)鍵，通過(guò)四個(gè)結(jié)構(gòu)相同的流控制器完成對(duì)信號(hào)的存儲(chǔ)和收發(fā)控制。流控制器包括兩個(gè)輸入信號(hào)，分別為計(jì)數(shù)長(zhǎng)度N 和觸發(fā)信號(hào)T；以及三個(gè)輸出信號(hào)，分別為信號(hào)有效V、當(dāng)前計(jì)數(shù)值n 和當(dāng)前狀態(tài)S。流控制器的控制流程如圖3 所示。

圖3 流控制器控制流程圖

流控制器在接收到觸發(fā)信號(hào)T 后，根據(jù)設(shè)定的計(jì)數(shù)長(zhǎng)度N 進(jìn)行計(jì)數(shù)，并精確返回當(dāng)前計(jì)數(shù)值n 的大小、輸出信號(hào)V 是否有效以及當(dāng)前流控制器的狀態(tài)S。照此邏輯順序通過(guò)四個(gè)流控制器的緊密配合完成對(duì)干擾模擬器存儲(chǔ)和轉(zhuǎn)發(fā)的控制，具體控制流程在2.2 節(jié)進(jìn)行介紹。

(4)存儲(chǔ)模塊

存儲(chǔ)模塊根據(jù)控制模塊的命令對(duì)預(yù)處理模塊傳入的信號(hào)進(jìn)行選擇、存儲(chǔ)和轉(zhuǎn)發(fā)。存儲(chǔ)模塊選用塊RAM 進(jìn)行信號(hào)存儲(chǔ)，相比查找表，選用塊RAM 的優(yōu)勢(shì)是不占用FPGA 邏輯資源，而相比更大容量的DRAM，塊RAM 的存取速度更快，僅消耗一個(gè)時(shí)鐘周期。以VST 5646R為例，除去其他功能占用后，可供存儲(chǔ)模塊使用的塊RAM 數(shù)量為300 KB，按最大200 MHz 的帶寬計(jì)算，可以存儲(chǔ)的信號(hào)長(zhǎng)度為1.5 ms，能夠滿足干擾模擬器的需求。

(5)調(diào)制模塊

調(diào)制模塊通過(guò)數(shù)控振蕩器(NCO)對(duì)轉(zhuǎn)發(fā)信號(hào)的頻偏和相位進(jìn)行調(diào)制，產(chǎn)生更加多樣靈活的干擾信號(hào)[11]。在FPGA 硬件實(shí)現(xiàn)中，為了模擬運(yùn)動(dòng)的假目標(biāo)信號(hào)，通過(guò)將待轉(zhuǎn)發(fā)的復(fù)數(shù)基帶信號(hào)與數(shù)控振蕩器(NCO)生成的復(fù)頻率信號(hào)進(jìn)行復(fù)數(shù)相乘實(shí)現(xiàn)對(duì)信號(hào)的調(diào)制。

(6)上位機(jī)控制軟件

控制軟件采用LabVIEW 圖形化編程語(yǔ)言編寫(xiě)，能夠?qū)崟r(shí)與VST 中的FPGA 進(jìn)行通信，監(jiān)測(cè)并顯示PXI 機(jī)箱以及各板卡的工作狀態(tài)信息，方便用戶(hù)對(duì)整個(gè)系統(tǒng)的控制與監(jiān)測(cè)?？刂栖浖缑嫒鐖D4 所示，界面分為三個(gè)功能欄，VST 配置欄中完成對(duì)VST 板卡基本參數(shù)的配置；干擾樣式選擇欄中完成不同的干擾樣式和參數(shù)的設(shè)置；狀態(tài)監(jiān)控欄能夠在干擾模擬器工作時(shí)監(jiān)控其工作狀態(tài)。當(dāng)PXI 機(jī)箱啟動(dòng)后，完成VST 配置欄和干擾樣式選擇欄的設(shè)置，然后點(diǎn)擊啟動(dòng)，即可啟動(dòng)模擬器。

圖4 干擾模擬器控制軟件界面

2.2 控制流程

對(duì)干擾模擬器存儲(chǔ)、轉(zhuǎn)發(fā)的控制由控制模塊中的四個(gè)流控制器相互配合完成，下面對(duì)照?qǐng)D5 中的流程圖對(duì)干擾模擬器產(chǎn)生轉(zhuǎn)發(fā)干擾流程進(jìn)行詳細(xì)說(shuō)明。

圖5 干擾模擬器控制流程圖

根據(jù)轉(zhuǎn)發(fā)脈沖的完整性，轉(zhuǎn)發(fā)干擾分為全脈沖轉(zhuǎn)發(fā)干擾、式樣脈沖轉(zhuǎn)發(fā)干擾和間歇采樣轉(zhuǎn)發(fā)干擾。全脈沖轉(zhuǎn)發(fā)包含完整的雷達(dá)脈沖信號(hào)；式樣脈沖轉(zhuǎn)發(fā)則只截取部分雷達(dá)脈沖信號(hào)進(jìn)行轉(zhuǎn)發(fā)，降低了對(duì)存儲(chǔ)模塊深度的要求；間歇采樣轉(zhuǎn)發(fā)采用交替采樣、轉(zhuǎn)發(fā)的方式，針對(duì)大時(shí)寬信號(hào)有較好效果[12]。

全脈沖轉(zhuǎn)發(fā)時(shí)，根據(jù)信號(hào)偵測(cè)模塊得到的信號(hào)脈寬計(jì)算圖中的周期長(zhǎng)度輸入，根據(jù)信號(hào)起始時(shí)刻生成觸發(fā)信號(hào)，此時(shí)選擇器1 的輸出為流控制器2 的輸出，存儲(chǔ)模塊根據(jù)計(jì)數(shù)值n 作為地址對(duì)信號(hào)進(jìn)行存儲(chǔ)，選擇器2輸入選擇周期長(zhǎng)度，選擇器3 選擇n3的比較值。全脈沖轉(zhuǎn)發(fā)和式樣脈沖轉(zhuǎn)發(fā)時(shí)，流控制器3 的輸入均為延時(shí)量，控制存儲(chǔ)和轉(zhuǎn)發(fā)之間的時(shí)間間隔。流控制器4 計(jì)算讀取地址送給存儲(chǔ)模塊進(jìn)行信號(hào)讀取、轉(zhuǎn)發(fā)。

式樣脈沖轉(zhuǎn)發(fā)與全脈沖轉(zhuǎn)發(fā)過(guò)程基本相同，不同之處在于此時(shí)周期長(zhǎng)度參數(shù)應(yīng)小于信號(hào)脈寬，差值由上位機(jī)進(jìn)行設(shè)定。

間歇采樣轉(zhuǎn)發(fā)時(shí)，周期長(zhǎng)度為偵測(cè)得到的信號(hào)脈寬，切片長(zhǎng)度由上位機(jī)設(shè)定的占空比參數(shù)確定。此時(shí)選擇器1 的輸出為流控制器1 的輸出，選擇器2 輸入選擇切片長(zhǎng)度，選擇器3 選擇V3，流控制器3 的輸入為轉(zhuǎn)發(fā)次數(shù)。在接收到觸發(fā)信號(hào)后，存儲(chǔ)器根據(jù)切片長(zhǎng)度存入信號(hào)，然后流控制器4 根據(jù)流控制器3 確定的轉(zhuǎn)發(fā)次數(shù)重復(fù)生成地址送給存儲(chǔ)模塊讀取信號(hào)轉(zhuǎn)發(fā)，轉(zhuǎn)發(fā)完成后流控制器2 將狀態(tài)信息返回信號(hào)偵測(cè)模塊，若此時(shí)偵測(cè)信號(hào)還未結(jié)束，繼續(xù)產(chǎn)生觸發(fā)信號(hào)，重復(fù)上一過(guò)程，直至信號(hào)結(jié)束。

間歇采樣轉(zhuǎn)發(fā)模式下，通過(guò)結(jié)合調(diào)制模塊的移頻功能可以產(chǎn)生間歇采樣移頻重復(fù)轉(zhuǎn)發(fā)干擾。

3 系統(tǒng)測(cè)試

應(yīng)用干擾模擬器對(duì)單通道雷達(dá)進(jìn)行干擾實(shí)驗(yàn)，對(duì)系統(tǒng)的功能及部分主要指標(biāo)進(jìn)行可行性驗(yàn)證測(cè)試，包括產(chǎn)生不同樣式干擾的能力，以及動(dòng)態(tài)范圍和轉(zhuǎn)發(fā)延時(shí)等指標(biāo)。

3.1 驗(yàn)證測(cè)試方案

驗(yàn)證測(cè)試方案采用第二塊VST 模擬雷達(dá)系統(tǒng)，采用射頻注入方式測(cè)試DRFM 干擾模擬器，設(shè)備連接如圖6所示，圖7 為干擾模擬器系統(tǒng)的實(shí)物圖。

圖6 驗(yàn)證方案框圖

圖7 干擾模擬器實(shí)物圖

圖6 中，將雷達(dá)系統(tǒng)的發(fā)射端與干擾模擬器的接收端直連，接收端與干擾模擬器的發(fā)射端直連，形成閉環(huán)回路。雷達(dá)系統(tǒng)可以實(shí)現(xiàn)脈沖波形的發(fā)射與回波信號(hào)處理，并將結(jié)果返回到上位機(jī)顯示。

驗(yàn)證方案中雷達(dá)發(fā)射信號(hào)的參數(shù)如表1 所示。

表1 雷達(dá)信號(hào)參數(shù)

通過(guò)在FPGA 中脈沖檢測(cè)模塊包絡(luò)輸出處以及四個(gè)流控制器的輸出處分別放置探針寄存器，從而能夠在上位機(jī)獲得系統(tǒng)運(yùn)行時(shí)的時(shí)序圖，5 個(gè)寄存器的名稱(chēng)按順序分別為0～4。

下面以式樣脈沖轉(zhuǎn)發(fā)干擾、首尾連續(xù)轉(zhuǎn)發(fā)干擾和間歇采樣移頻重復(fù)轉(zhuǎn)發(fā)干擾三種干擾樣式為例來(lái)進(jìn)行干擾模擬器動(dòng)態(tài)范圍、轉(zhuǎn)發(fā)延遲和干擾種類(lèi)的驗(yàn)證。

3.2 動(dòng)態(tài)范圍

動(dòng)態(tài)范圍指干擾模擬器在不產(chǎn)生虛假響應(yīng)時(shí)系統(tǒng)可接收的最大、最小信號(hào)功率比。試驗(yàn)采用式樣脈沖轉(zhuǎn)發(fā)干擾模式，選擇的轉(zhuǎn)發(fā)長(zhǎng)度為雷達(dá)脈沖長(zhǎng)度的80%，圖8 為其時(shí)序圖。

圖8 式樣脈沖轉(zhuǎn)發(fā)干擾時(shí)序圖

從圖8 中可以看出，流控制器1 只存入了接收信號(hào)的部分長(zhǎng)度。當(dāng)雷達(dá)脈沖信號(hào)較長(zhǎng)無(wú)法全部存儲(chǔ)時(shí)，流控制器1 控制存儲(chǔ)模塊只存入雷達(dá)脈沖信號(hào)的前半部分，可在資源受限的情況下達(dá)到需要的干擾效果。

圖9(a)為雷達(dá)接收端接收到的回波信號(hào)圖，可以看出接收回波僅為部分發(fā)射脈沖。圖9(b)和圖9(c)為接收回波進(jìn)行匹配濾波之后的結(jié)果，分別對(duì)應(yīng)干擾模擬器的最大接收功率和最小接收功率，根據(jù)圖中的結(jié)果，干擾模擬器的動(dòng)態(tài)范圍能夠滿足雷達(dá)驗(yàn)證測(cè)試的需求。

圖9 式樣脈沖轉(zhuǎn)發(fā)干擾接收回波

3.3 轉(zhuǎn)發(fā)延遲

干擾模擬器轉(zhuǎn)發(fā)延遲指干擾模擬器從接收到雷達(dá)脈沖信號(hào)到開(kāi)始轉(zhuǎn)發(fā)所需要的最小延遲時(shí)間，在DRFM系統(tǒng)中主要取決于數(shù)據(jù)的存取延遲。

圖10 為首尾連續(xù)轉(zhuǎn)發(fā)干擾的寄存器時(shí)序圖。其中圖10(a)為一次轉(zhuǎn)發(fā)過(guò)程的時(shí)序圖，圖10(b)為存入數(shù)據(jù)到取出的延遲時(shí)長(zhǎng)。

圖10 首尾連續(xù)轉(zhuǎn)發(fā)干擾時(shí)序圖

從圖10 中可以看出，流控制器1 在脈沖檢測(cè)觸發(fā)信號(hào)0 產(chǎn)生后被激活開(kāi)始存入數(shù)據(jù)，并且有兩個(gè)周期的延遲，觸發(fā)信號(hào)消失后翻轉(zhuǎn)為等待狀態(tài)，停止存入數(shù)據(jù)。存入完畢后直接啟動(dòng)流控制器4，開(kāi)始循環(huán)讀取數(shù)據(jù)送往調(diào)制模塊，讀取時(shí)延遲為兩個(gè)周期，本文設(shè)計(jì)的干擾模擬器的最大采樣率為200 MHz，所以轉(zhuǎn)發(fā)延時(shí)為20 ns，若采用PXIe-5840 板卡，干擾模擬器的最大采樣率可達(dá)到1 GHz，轉(zhuǎn)發(fā)延遲可以減小到4 ns，因此可以通過(guò)更換板卡來(lái)靈活調(diào)整干擾模擬器的系統(tǒng)性能。

圖11 為雷達(dá)接收端接收到的回波信號(hào)圖，從圖中可以看出，干擾模擬器在接收到雷達(dá)發(fā)射信號(hào)后成功產(chǎn)生了首尾連續(xù)的多個(gè)脈沖回波。

圖11 首尾連續(xù)轉(zhuǎn)發(fā)干擾接收回波

3.4 干擾產(chǎn)生驗(yàn)證

在上面兩個(gè)試驗(yàn)中已經(jīng)產(chǎn)生了式樣脈沖轉(zhuǎn)發(fā)干擾和首尾連續(xù)轉(zhuǎn)發(fā)干擾，下面進(jìn)行間歇采樣移頻重復(fù)轉(zhuǎn)發(fā)干擾的驗(yàn)證。圖12 為間歇采樣移頻重復(fù)轉(zhuǎn)發(fā)干擾寄存器的時(shí)序圖，從圖中可以看出，當(dāng)脈沖檢測(cè)觸發(fā)信號(hào)0 激活后，流控制器2 激活，并根據(jù)設(shè)定的周期、占空比計(jì)算出存入寬度，然后激活流控制器1，在一個(gè)周期內(nèi)，存入完畢后激活流控制器3，間歇采樣轉(zhuǎn)發(fā)模式下，流控制器3 控制的是重復(fù)轉(zhuǎn)發(fā)次數(shù)，當(dāng)長(zhǎng)度設(shè)置為1時(shí)即為間歇采樣直接轉(zhuǎn)發(fā)，大于1 時(shí)即為間歇采樣重復(fù)轉(zhuǎn)發(fā)干擾。

圖12 間歇采樣移頻重復(fù)轉(zhuǎn)發(fā)干擾時(shí)序圖

圖13 為雷達(dá)接收回波的RD 圖，從圖中可以看出，干擾模擬器采用間歇采樣的方式并結(jié)合頻移，成功產(chǎn)生了更加密集的假目標(biāo)干擾。

圖13 接收回波RD 譜

4 結(jié)論

通過(guò)對(duì)整個(gè)系統(tǒng)進(jìn)行驗(yàn)證，本文設(shè)計(jì)的干擾模擬器能夠?qū)崿F(xiàn)對(duì)雷達(dá)脈沖信號(hào)的實(shí)時(shí)重構(gòu)轉(zhuǎn)發(fā)，性能指標(biāo)能夠滿足測(cè)試驗(yàn)證的需求，并且模擬器可以根據(jù)FPGA 中設(shè)計(jì)好的邏輯配合上位機(jī)的控制靈活產(chǎn)生多種不同類(lèi)型的干擾樣式，模塊化的板卡為干擾模擬器提供了較好的可擴(kuò)展性，能夠適應(yīng)多種雷達(dá)抗干擾性能測(cè)試的需求，可為研究人員在雷達(dá)波形設(shè)計(jì)和信號(hào)處理算法研制時(shí)提供驗(yàn)證測(cè)試方案參考。