陸 駿，唐 勇，王 朋

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇 無錫 214072）

0 引 言

隨著科學(xué)技術(shù)的發(fā)展，得益于更高制程能力下，從百萬門、千萬門，到當(dāng)代數(shù)億門的高性能FPGA處理器廣泛應(yīng)用于通信、醫(yī)療、航天、航空等領(lǐng)域。從28 nm、20 nm、16 nm到7 nm，內(nèi)部集成的門電路也急劇增多，對(duì)應(yīng)需求配套的核電壓也越來越低，電流越來越大，同時(shí)需要滿足2%的輸出電壓精度，在大電流的負(fù)載高速突變下也要保證輸出電壓的穩(wěn)定性[1]。數(shù)字電源具有的高控制精度和電源管理的優(yōu)勢(shì)，能很好地應(yīng)用于高性能FPGA供電設(shè)計(jì)。

1 高性能FPGA的性能指標(biāo)要求

XILINX和Intel公司的高性能FPGA占據(jù)了全球90%的市場(chǎng)份額，其中XILINX的產(chǎn)品系列最為豐富，應(yīng)用較為廣泛。圖1展示了XILINX公司系列產(chǎn)品的制程發(fā)展。目前已量產(chǎn)的最先進(jìn)7 nm制程下產(chǎn)品需要的核電壓低至0.72 V，供電電流高達(dá)150 A甚至更高。且FPGA的工作特點(diǎn)是大電流的負(fù)載瞬變特性下要求的輸出電壓交流值變化量在5%以內(nèi)。這對(duì)核電壓電源設(shè)計(jì)充滿了挑戰(zhàn)。

圖1 賽靈思系列產(chǎn)品

2 數(shù)字電源方案設(shè)計(jì)

本文介紹的數(shù)字電源方案包含主控電路和驅(qū)動(dòng)電路兩部分。主控電路采用德州儀器的UCD9248，最大支持4個(gè)電源軌8相并聯(lián)工作，UCD9248內(nèi)部具有一個(gè)基于I2C通信協(xié)議的PMBus（電源管理總線）可以將電源輸入電壓、輸入電流、各相輸出狀態(tài)、溫度信息等上傳主機(jī)系統(tǒng)并獲得管理。數(shù)字環(huán)路控制支持3極點(diǎn)、3零點(diǎn)或數(shù)字PID控制，且最小1 mV的閉環(huán)控制精度，非常契合高性能大型FPGA的供電需求。驅(qū)動(dòng)電路采用UCD7242，該驅(qū)動(dòng)電路內(nèi)部集成MOSFET，單通道最大輸出10 A，尺寸小，功率密度高。通過8相交錯(cuò)并聯(lián)，可以實(shí)現(xiàn)最大80 A的輸出，設(shè)計(jì)滿足表1的應(yīng)用需求，設(shè)計(jì)方案框圖如圖2所示。

圖2 電源方案框圖

表1 應(yīng)用需求表

2.1 電感量設(shè)計(jì)

開關(guān)頻率的取值與電感量的設(shè)計(jì)緊密相關(guān)，開關(guān)頻率一般設(shè)計(jì)在100 kHz～2 MHz，通常較小的開關(guān)頻率可以減少電源的開關(guān)損耗、電感的磁損和鐵損，但需要的電感量和磁芯尺寸都將增大，較低的帶寬也不利于瞬態(tài)響應(yīng)。相反，較高的頻率能提供良好的瞬態(tài)響應(yīng)，較小的電感尺寸，但會(huì)增加開關(guān)損耗。平衡整體性能，選擇開關(guān)頻率fsw為500 kHz。單相輸出紋波電流ΔI目標(biāo)值為單相輸出電流的35%，選取常用電感量330 nH。對(duì)應(yīng)ΔI為4.787 A。占空比D與輸入電壓UIN以及輸出電壓UOUT之間的關(guān)系為：

每相的電感量為：

2.2 輸入電容和輸出電容設(shè)計(jì)

與單相輸出電源相比，更多的相位交錯(cuò)并聯(lián)能降低流經(jīng)去耦電容的有效輸入電流，從而降低輸入電壓上的直流紋波。由于實(shí)際電容存在等效串聯(lián)電阻，電容內(nèi)部發(fā)熱的效應(yīng)也可以減小，多相并聯(lián)輸出的設(shè)計(jì)能減少輸入輸出電容[2]。

每相上的輸入有效電流與相位數(shù)和占空比的關(guān)系為：

從式（3）和圖3比較出，8相并聯(lián)的有效輸入電流約為單相的25%，4相的55%。根據(jù)每相輸入電容電流，計(jì)算出需要的輸入電容值為：

圖3 輸入電流有效值與占空比和相位數(shù)的關(guān)系

圖3考慮陶瓷電容的溫度和電壓降額，每相采用兩個(gè)輸入為22 μF的陶瓷電容并聯(lián)。

單相輸出電源在上管開通、下管關(guān)斷時(shí)，負(fù)載電流需要從輸出電容提供，在上管關(guān)閉、下管開通時(shí)，電感給輸出電容續(xù)流，整個(gè)過程產(chǎn)生了三角形的紋波電流和紋波電壓。使用多相錯(cuò)位并聯(lián)的電源，上管開通、下管關(guān)斷時(shí)，可以由其他相的電感給輸出電容續(xù)流，從而降低輸出紋波電流和電壓[3]。多相輸出的紋波電流IOUT_Ripple_Multiphase和單相輸出的紋波電流IOUT_Ripple_Singlephase與相位數(shù)和占空比的關(guān)系如圖4所示。

圖4 輸出紋波電流與占空比和相位數(shù)的關(guān)系

式中，nphase為相位數(shù)；m等于floor(nphase·D)。

輸出電壓直流紋波要求為輸出電壓的±1%，需要的輸出電容值為：

需要至少兩顆47 μF的電容才能滿足輸出電壓直流紋波要求。但是該電容通常不能夠滿足輸出負(fù)載動(dòng)態(tài)變化時(shí)輸出電壓的交流變化量（ΔUOUT(AC)）。尤其是像現(xiàn)代FPGA這種要求內(nèi)核供電電流大、變化速度快的負(fù)載特性，供電電源的輸出電容往往需要進(jìn)一步計(jì)算。

在負(fù)載突然上升時(shí)，輸出電容優(yōu)先供電流給負(fù)載，需要增大電感電流，電感給電容充能增大，輸出電壓出現(xiàn)下沖。在負(fù)載突然下降時(shí)，需要減小電感電流，在電感電流調(diào)節(jié)過程中，電感給輸出電容的充電量過多，導(dǎo)致輸出電壓出現(xiàn)過沖，如圖5所示。

圖5 負(fù)載動(dòng)態(tài)變化輸出電壓波形圖

由于設(shè)計(jì)的電源是8相并聯(lián)，因此等效的輸出電感LEQ為：

下沖時(shí)間為：

下沖時(shí)間輸出端需要的電量為：

上沖時(shí)間為：

上沖時(shí)間輸出端增加的電量為：

滿足下沖電壓跌落需要的電容為：

滿足過沖電壓需要的電容為：

計(jì)算滿足負(fù)載動(dòng)態(tài)變化的輸出電容為11 411 μF，每相用330 μF的電容5個(gè)。

2.3 環(huán)路補(bǔ)償設(shè)計(jì)

電壓型控制的同步降壓電路由調(diào)制器和輸出LC濾波器組成的開環(huán)系統(tǒng)，加上環(huán)路補(bǔ)償網(wǎng)絡(luò)組成穩(wěn)定輸出的閉環(huán)系統(tǒng)如圖6所示。

圖6 同步降壓電路的閉環(huán)系統(tǒng)框圖

誤差電壓輸出與振蕩器比較產(chǎn)生PWM信號(hào)驅(qū)動(dòng)電路的上下管，振蕩器波形是一個(gè)與開關(guān)頻率相同峰峰值電壓為1 V的鋸齒波。調(diào)制器的增益由輸入電壓UIN與振蕩器的峰峰電壓ΔUOSC確定，計(jì)算公式為：

如圖7所示的降壓電路的開換系統(tǒng)，輸出濾波器包含電感，所有輸出電容和電容的寄生電阻RES，輸出的LC濾波器是一個(gè)二階帶阻尼的系統(tǒng)，相關(guān)計(jì)算為：

圖7 電壓型控制的同步降壓電路的開環(huán)系統(tǒng)

電壓型降壓電路的開環(huán)傳遞函數(shù)為：

利用Mathcad數(shù)學(xué)軟件制作波特圖如圖8所示，在LC諧振頻率上存在一個(gè)雙極點(diǎn)，RES產(chǎn)生的一個(gè)零點(diǎn)。FLC與FESR頻率之間，幅值增益在雙極點(diǎn)作用下以40 dB每十倍頻速度減小，而且有一個(gè)非常高的峰值點(diǎn)，相位也在該位置發(fā)生陡峭的180°的變化。在FESR處ESR零點(diǎn)的作用下，幅值增益以20 dB每十倍頻速度減小，相位提升了90°[4]。

圖8 開環(huán)系統(tǒng)傳遞函數(shù)波特圖

為使系統(tǒng)穩(wěn)定，在雙極點(diǎn)位置需要額外增加零點(diǎn)來提升相位，保證閉環(huán)系統(tǒng)的穩(wěn)定性。一般而言，通過環(huán)路補(bǔ)償?shù)慕祲弘娐防硐氲牟ㄌ貓D是幅值下降速度20 dB每十倍頻，幅值裕量20 dB，相位裕量大于45°，帶寬是開關(guān)頻率的20%～30%。在模擬電路設(shè)計(jì)中，通常采用TypeⅢ型電路進(jìn)行補(bǔ)償，示意如圖9所示。

圖9 TypeⅢ型電路示意

TypeⅢ電路可以提供兩個(gè)零點(diǎn)，3個(gè)極點(diǎn)補(bǔ)償。兩個(gè)零點(diǎn)可以提供180°的相位提升，將兩個(gè)零點(diǎn)合理地設(shè)置在輸出LC諧振頻率附近，可以抵消雙極點(diǎn)的影響。TypeⅢ電路的傳遞函數(shù)如式（17）所示，對(duì)應(yīng)波特圖如圖10所示。

圖10 TypeⅢ型電路波特圖

閉環(huán)系統(tǒng)的傳遞函數(shù)為：

通過環(huán)路補(bǔ)償后的閉環(huán)降壓電路系統(tǒng)，能夠穩(wěn)定地產(chǎn)生固定輸出電壓。根據(jù)閉環(huán)系統(tǒng)的傳遞函數(shù)公式（18）可以得出系統(tǒng)的穿越頻率、相位增益和幅值增益如圖11，圖12所示。一般而言，穿越頻率越大，系統(tǒng)的響應(yīng)速度越快，但由于香農(nóng)采樣定理，穿越頻率必須小于開關(guān)頻率的一半，否則輸出將會(huì)有很大的開關(guān)紋波，工程上通常取穿越頻率為開關(guān)頻率的1/10到1/5[5,6]。理想條件下，通過補(bǔ)償電路零極點(diǎn)的設(shè)計(jì)，需要將系統(tǒng)的相位裕量大于45°，相位裕量低于60°時(shí)，會(huì)增大負(fù)載瞬態(tài)變化時(shí)的電壓過沖[7]。

圖11 閉環(huán)系統(tǒng)增益圖

圖12 閉環(huán)系統(tǒng)相位圖

采用數(shù)字控制的UCD9248通過多個(gè)功能模塊產(chǎn)生PWM信號(hào)，由于數(shù)字控制信號(hào)時(shí)鐘高達(dá)4 GHz，分頻到每相的斜坡比較器時(shí)的時(shí)鐘信號(hào)最大有250 MHz，遠(yuǎn)遠(yuǎn)大于幾百千赫茲開關(guān)工作頻率，因此可以認(rèn)為誤差放大器的輸出信號(hào)是連續(xù)的電壓值。數(shù)字可調(diào)放大器可以設(shè)置1倍到8倍的增益。誤差信號(hào)通過9位A/D轉(zhuǎn)換，為防止高頻噪音干擾，需要經(jīng)過一個(gè)低頻增益64的數(shù)字濾波器（Anti-Saturation）。整個(gè)數(shù)字閉環(huán)控制系統(tǒng)框圖如圖13所示。

圖13 數(shù)字控制同步降壓電路的閉環(huán)系統(tǒng)框圖

以上模塊組成了數(shù)字PWM信號(hào)（DPWM）的固定增益，即：

類似模擬電路的環(huán)路補(bǔ)償傳遞函數(shù)，數(shù)字控制部分的環(huán)路補(bǔ)償傳遞函數(shù)為：

對(duì)數(shù)字PID控制進(jìn)行離散化對(duì)比，可得模擬PID控制器參數(shù)離散化公式為：

式中，T為最小采樣時(shí)間；Kp為比例控制參數(shù)；Ki為積分控制參數(shù)；Kd為微分控制參數(shù)。

數(shù)字電路的系統(tǒng)傳遞函數(shù)為：

數(shù)字電路的環(huán)路補(bǔ)償可以模擬3個(gè)極點(diǎn)、3個(gè)零點(diǎn)，或者模擬PID算法，方便設(shè)計(jì)系統(tǒng)的環(huán)路。

3 數(shù)字電源仿真

SIMetrix/SIMPLIS軟件能夠快速地對(duì)開關(guān)電源進(jìn)行頻率響應(yīng)分析，在電源設(shè)計(jì)中應(yīng)用廣泛。根據(jù)上述的理論分析和芯片參數(shù)，建立由UCD9248數(shù)字芯片控制的8相BUCK降壓電路[8]。其中，每相降壓電路的功率電路部分和PID控制補(bǔ)償部分仿真原理如圖14和圖15所示。

圖14 功率級(jí)單相仿真電路原理圖

圖15 數(shù)字PID控制部分仿真原理圖

數(shù)字PID控制可以采用3個(gè)步驟進(jìn)行調(diào)整：

（1）單用積分控制。逐漸增大Ki直到系統(tǒng)收斂。單積分控制輸出電壓可能存在振鈴，需增加微分、比例控制來減小振鈴。當(dāng)Ki增大到4×10-3時(shí)，系統(tǒng)不收斂，如圖16（a）所示。

（2）增加微分控制，逐漸增大Kd，直到Kd值的增加不能減小振鈴振幅。Kd從1增加到4時(shí)，振幅逐漸減小。繼續(xù)增大Kd時(shí)，振幅不變。如圖16（b）所示。

圖16 數(shù)字PID控制

（3）通過調(diào)整Kp進(jìn)一步減小振鈴。Kp從5×10-2增大到0.3時(shí)，系統(tǒng)由過阻尼變?yōu)榍纷枘幔?dāng)Kp=0.2時(shí)，系統(tǒng)接近臨界阻尼狀態(tài)。

最后調(diào)試采用的參數(shù)如表2所示。

表2 調(diào)試參數(shù)

仿真結(jié)果，穿越頻率37 kHz，相位裕量78°。仿真輸出負(fù)載從100 A/μs速度從10 A增大到100 A，電壓跌落了22 mV，如圖17所示。

圖17 仿真結(jié)果

4 實(shí)驗(yàn)結(jié)果

根據(jù)上述設(shè)計(jì)，制作了基于UCD9248數(shù)字控制的8相交錯(cuò)并聯(lián)降壓電路驗(yàn)證板，并進(jìn)行了測(cè)試，性能滿足表1要求。在滿載80 A輸出電壓下，輸出電壓紋波10 mV，如圖18（a）所示。測(cè)試負(fù)載從10 A到80 A以100 A/μs變化時(shí)，輸出電壓峰值為31.2 mV，如圖18（b）所示。通過UCD9248的PMBus電源管理總線系統(tǒng)，可以監(jiān)測(cè)電源每相的輸出電流、溫度、輸出功率、輸出電壓等信息，如圖18（c）所示。

圖18 實(shí)驗(yàn)結(jié)果

5 結(jié) 論

本文提出的應(yīng)用于高性能FPGA核電壓的數(shù)字電源設(shè)計(jì)，基于UCD9248設(shè)計(jì)了8相交錯(cuò)并聯(lián)，數(shù)字PID控制，實(shí)現(xiàn)了輸出電壓在穩(wěn)態(tài)和瞬態(tài)負(fù)載電流條件下，都有非常高的精度，并能與主機(jī)系統(tǒng)實(shí)現(xiàn)PMBus通信，仿真和實(shí)驗(yàn)結(jié)果表明設(shè)計(jì)的數(shù)字電源能夠滿足高性能FPGA核電壓的供電要求。