侯武斌

S波段超寬帶抗干擾發(fā)射信道的設(shè)計(jì)與實(shí)現(xiàn)

侯武斌

（中國西南電子技術(shù)研究所，成都 610036）

S波段超寬帶抗干擾發(fā)射信道作為衛(wèi)星通信系統(tǒng)機(jī)載終端的核心設(shè)備，其信道的抗干擾能力直接影響著整個(gè)系統(tǒng)的性能。通過跳頻技術(shù)來提升通信系統(tǒng)的抗干擾能力的關(guān)鍵是提高跳頻速度和拓展跳頻帶寬，因此該超寬帶信道雜散、增益平坦度以及載波的低相噪、捷變頻速度等性能指標(biāo)的優(yōu)劣就顯得極為重要。本文基于傳統(tǒng)通用芯片設(shè)計(jì)了采用二次變頻的寬帶收發(fā)信道，通過切換混頻本振、分段開關(guān)濾波、多通道一體化集成設(shè)計(jì)，實(shí)現(xiàn)了超寬帶信道低雜散、低相位噪聲以及高速換頻等關(guān)鍵技術(shù)指標(biāo)，并在實(shí)際工程應(yīng)用上得到了驗(yàn)證。

超寬帶；低雜散；低相噪；捷變頻

0 引言

隨著信息傳輸速率的加快，多用戶同時(shí)使用需求的提高以及密集復(fù)雜多變的電磁干擾環(huán)境，無線通信系統(tǒng)向著寬帶、集成化及多載波抗干擾方向發(fā)展。這些需求和發(fā)展，導(dǎo)致收發(fā)系統(tǒng)載波的工作頻率和瞬時(shí)帶寬越來越寬，載波的跳頻速度也越來越高，通過提高載波跳頻速度和拓展跳頻帶寬來提升通信系統(tǒng)的抗干擾能力就成為了當(dāng)務(wù)之急。其中射頻收發(fā)信道的寬帶設(shè)計(jì)就成為關(guān)鍵和重點(diǎn)，寬帶信道[1]的雜散，增益平坦度，載波的低相位噪聲和載波頻率的高速捷變頻設(shè)計(jì)，對(duì)整個(gè)信道性能指標(biāo)的優(yōu)劣顯得至關(guān)重要。

本文選用國內(nèi)外先進(jìn)的器件和工藝，采用理論公式計(jì)算、軟件仿真與硬件電路實(shí)物相結(jié)合的設(shè)計(jì)方法，完成S頻段超寬帶抗干擾發(fā)射信道的研制[2]。其信道內(nèi)集成有兩路發(fā)射通道（含本振頻綜）、五路接收通道（含本振頻綜）；在外部終端RS422串口的控制下，采用ARM+FPGA來實(shí)現(xiàn)工作模式切換、射頻參數(shù)配置、跳頻控制等功能；信道具有常規(guī)、跳頻兩種工作模式，兩種模式分時(shí)工作，全雙工方式。

1 總體設(shè)計(jì)方案

發(fā)射信道是將70 MHz中頻信號(hào)帶寬選擇后上變頻到S頻段，帶寬擴(kuò)展到1 600 MHz，信道自身混頻產(chǎn)生的低階組合頻率落入發(fā)射帶寬內(nèi)形成雜波，需要通過頻率優(yōu)化，使組合頻率分量盡可能少的落入工作帶寬內(nèi)，對(duì)于寬帶系統(tǒng)無法避免時(shí)就要求落入帶內(nèi)的干擾信號(hào)組合階數(shù)高，通過適當(dāng)降低產(chǎn)生組合交調(diào)雜散的基頻信號(hào)功率來減小干擾電平，也可通過對(duì)輸出信號(hào)分段開關(guān)濾波來避免組合交調(diào)雜散落入信號(hào)帶內(nèi)，減小相應(yīng)中頻濾波器的實(shí)現(xiàn)難度[3]。為滿足系統(tǒng)雜散指標(biāo)抑制，本發(fā)射信道采用二次上變頻，將輸出S頻段信號(hào)劃分為四段，每段帶寬為400 MHz，分段開關(guān)濾波，使落在中頻帶內(nèi)的組合干擾能滿足系統(tǒng)使用要求[4]。

發(fā)射信道電路組成框圖如圖1所示，發(fā)射信道首先將IF中頻信號(hào)進(jìn)行帶寬選擇，濾波放大與一本振信號(hào)LO1上變頻到IF1，經(jīng)濾波放大與二本振信號(hào)LO2上變頻到RF，然后分段開關(guān)濾波，放大后通過數(shù)控衰減器調(diào)節(jié)信號(hào)輸出幅度，再與100 MHz參考時(shí)鐘信號(hào)合成后輸出，數(shù)控衰減的調(diào)節(jié)范圍為50 dB。

發(fā)射頻綜包含P波段一本振和C頻段二本振，其中一本振為單點(diǎn)頻，頻率為LO1，由帶壓控振蕩器（Voltage Controlled Oscillator，VCO）的集成鎖相環(huán)ADF4360-5產(chǎn)生，后經(jīng)放大、濾波、功分兩路輸出[5]。二本振LO2為C波段寬帶頻綜，采用乒乓環(huán)設(shè)計(jì)，頻率帶寬1.6 GHz，步進(jìn)為100 Hz，跳頻周期小于200 μs，換頻時(shí)間小于5 μs。

圖1 發(fā)射信道電路組成框圖

2 關(guān)鍵電路指標(biāo)設(shè)計(jì)與實(shí)現(xiàn)

2.1 發(fā)射信道雜散指標(biāo)分析

輸入中頻信號(hào)與兩個(gè)本振混頻，除了得到所需頻率信號(hào)外，由于混頻器的強(qiáng)烈非線性作用，還產(chǎn)生了大量組合雜散信號(hào)。在方案設(shè)計(jì)上，對(duì)兩個(gè)混頻本振分別采用高本振方式，使得本振信號(hào)落在所需信號(hào)帶外，以便于濾波器濾除；對(duì)兩個(gè)混頻本振分別采用單刀單擲開關(guān)以提高本振之間的隔離度；對(duì)混頻后的寬帶射頻信號(hào)，采用開關(guān)切換分段濾波器組，各段均采用單刀單擲開關(guān)提高隔離度[6]。

發(fā)射信道部分的雜波主要來源于三個(gè)方面：一是混頻產(chǎn)生組合分量以及本振信號(hào)落在帶寬內(nèi)成為雜波；二是頻綜產(chǎn)生的雜波進(jìn)入發(fā)射帶寬成為雜波；三是信號(hào)空間泄漏雜散。

2.1.1 混頻產(chǎn)生組合分量以及本振信號(hào)落在帶寬內(nèi)成為雜波

對(duì)于第一種雜波，首先在ADS中建立模型用諧波平衡法仿真[7]計(jì)算，通過頻率關(guān)系找到可能存在的交調(diào)干擾的分量，再結(jié)合其信號(hào)幅度、混頻器壓縮點(diǎn)以及濾波器性能進(jìn)行分析。圖2為發(fā)射信道的ADS仿真模型，圖3為發(fā)射信道雜波抑制ADS仿真結(jié)果。

圖2 發(fā)射信道ADS仿真模型

圖3 發(fā)射信道雜波抑制ADS仿真結(jié)果

由于發(fā)射信道的一混頻，本振為固定點(diǎn)頻，信號(hào)帶寬為20 MHz，帶寬較窄，輸出的帶通濾波器對(duì)本振信號(hào)以及組合的交調(diào)雜波抑制相對(duì)容易實(shí)現(xiàn)，可以比較容易的實(shí)現(xiàn)雜波65 dBc的抑制，因此我們重點(diǎn)來分析二混后信道雜散的抑制情況。

發(fā)射二混后，由于混頻后對(duì)輸出信號(hào)分為4個(gè)400 MHz頻段，用分段開關(guān)濾波組件對(duì)雜波進(jìn)行抑制，因此對(duì)發(fā)射混頻分4段進(jìn)行交調(diào)干擾仿真，其仿真結(jié)果如表1所示（表1測試條件為：一中頻IF1輸入電平-7 dBm，本振LO2電平13 dBm）。

表1中可看出，發(fā)射帶內(nèi)存在的最低階組合干擾量是4階，混頻器自身對(duì)+4×IF1（2.48 GHz）的抑制為72 dBc，滿足指標(biāo)要求。

低端最低階組合干擾+1×LO2-2×IF1，混頻器自身抑制再加上濾波器的抑制，最差雜散抑制為59 dBc，滿足指標(biāo)要求。

高端最低階組合干擾+1×LO2，由于混頻的本振信號(hào)為+13 dBm，本振通過混頻器泄漏到射頻端口的信號(hào)為-12 dBm（混頻器本振與射頻的隔離度為25 dB），主信號(hào)經(jīng)過變頻后功率為-12 dBm，本振信號(hào)的泄露與主信號(hào)電平相同，最終主路信號(hào)上的雜波（本振泄露）抑制，完全取決于分段開關(guān)濾波對(duì)本振信號(hào)的抑制，最差雜散指標(biāo)為58 dBc。

表1 發(fā)射信道二混后雜散分析

2.1.2 頻綜產(chǎn)生的雜波進(jìn)入發(fā)射帶寬成為雜波

對(duì)于第二種頻綜產(chǎn)生的雜波，要求其雜波抑制達(dá)到60 dBc以上。頻率綜合器的雜散成分主要有以下來源：直接數(shù)字頻率合成（Direct Digital Synthesis，DDS）產(chǎn)生的雜散、鎖相環(huán)（Phase Locked Loop，PLL）的鑒相頻率泄漏和開關(guān)電源頻率調(diào)制雜散。

DDS的雜散主要來源于三個(gè)方面：相位截?cái)嗾`差、幅度量化誤差和DAC的非線性。雖然目前針對(duì)這三種雜散來源有一些改善DDS輸出頻譜質(zhì)量的方法，但都需改變DDS內(nèi)核設(shè)計(jì)。

本文DDS選擇的是AD9913，其典型雜散電平如圖4所示。根據(jù)器件手冊介紹，AD9913輸出信號(hào)近端雜散優(yōu)于80 dBc，經(jīng)鎖相環(huán)倍頻惡化37 dB，雜散只有43 dB，不能滿足指標(biāo)要求，因此，DDS輸出頻率范圍盡量選窄，并且選擇雜散較小的一段（根據(jù)實(shí)驗(yàn)結(jié)果，選出雜散優(yōu)于100 dBc的一段），以滿足DDS雜散指標(biāo)要求。

圖4 AD9913典型雜散電平圖

頻綜器中鎖相環(huán)的鑒相頻率分別為50 MHz和DDS輸出頻率，由于鑒相頻率較高，通過合理選擇環(huán)路帶寬，加強(qiáng)電源濾波隔離，能夠?qū)﹁b相參考信號(hào)實(shí)現(xiàn)很好的抑制，可以達(dá)到約65 dB的抑制度。

對(duì)于電源頻率調(diào)制雜散，對(duì)PLL電路采用二次線性電源穩(wěn)壓，加強(qiáng)VCO等敏感器件的電源濾波等措施可以抑制到較低的水平。根據(jù)經(jīng)驗(yàn)，可以將這種雜散抑制到65 dBc以下。由以上分析，頻綜輸出信號(hào)雜散抑制能夠滿足60 dBc的指標(biāo)要求。

2.1.3 信號(hào)空間泄漏雜散

對(duì)于第三種雜波，在空間泄漏雜散方面，做好不同信號(hào)腔體間的屏蔽隔離，雜散相對(duì)容易滿足系統(tǒng)指標(biāo)要求。

2.2 本振相位噪聲指標(biāo)分析

發(fā)射一本振為單點(diǎn)頻，由帶VCO的集成鎖相環(huán)ADF4360-5產(chǎn)生，后經(jīng)放大、濾波、功分兩路輸出。

圖5 發(fā)射二本振工作原理框圖

發(fā)射信道二本振工作原理框圖如圖5所示。發(fā)射二本振為C波段寬帶頻綜，帶寬1.6 GHz，頻率步進(jìn)為100 Hz，跳頻周期小于200 μs，換頻時(shí)間小于5 μs。為保證5 μs的換頻時(shí)間，頻綜采用乒乓環(huán)設(shè)計(jì)，即兩個(gè)完全一樣的頻綜同時(shí)工作，接收跳頻指令后通過單刀雙擲開關(guān)進(jìn)行切換，同時(shí)單路上增加單刀單擲開關(guān)來提高乒乓環(huán)輸出信號(hào)之間的隔離度，減少信號(hào)串?dāng)_。

每個(gè)獨(dú)立的頻綜[8]采用DDS+PLL的方式實(shí)現(xiàn)，通過DDS輸出保證100 Hz的頻率步進(jìn)。DDS選用AD公司的超低功耗器件AD9913，時(shí)鐘信號(hào)為 250 MHz，由晶振輸出的100 MHz參考信號(hào)通過鑒相器ADF4002鎖相得到，DDS輸出頻率 61～62.5 MHz，作為末級(jí)鎖相環(huán)的參考信號(hào)，鎖相環(huán)選用Hittite公司的HMC704LP4，采用小數(shù)分頻模式，VCO選用十三所的微封裝壓控振蕩器，最終輸出C波段寬帶頻綜信號(hào)[9]。

本振信號(hào)的相位噪聲是所有噪聲同時(shí)作用的結(jié)果[10]。鎖相環(huán)附加噪聲源的系統(tǒng)框圖如圖6所示。數(shù)字鎖相環(huán)在鎖定狀態(tài)下可以認(rèn)為是線性系統(tǒng)，應(yīng)用線性疊加原理，將各噪聲源反映到本振源輸出端的相位噪聲功率譜密度相加，則可得到總的相位噪聲功率譜密度，單位為dBc/Hz，如式（1）所示：

發(fā)射二本振相噪指標(biāo)分析如表2所示。 100 MHz晶振作為參考信號(hào)通過鑒相器ADF4002鎖相得到250 MHz，作為DDS的時(shí)鐘，輸出頻率61～62.5 MHz，DDS輸出頻率作為末級(jí)鎖相環(huán)的參考信號(hào)，鎖相環(huán)選用Hittite公司的HMC704LP4，采用小數(shù)分頻模式，最終輸出C波段寬帶頻綜信號(hào)。其中，前級(jí)和后級(jí)鎖相環(huán)的環(huán)路基底相位噪聲貢獻(xiàn)包含對(duì)應(yīng)鑒相器ADF4002/HMC704 LP4基底和環(huán)路濾波器的基底相位噪聲貢獻(xiàn)。由表2可見，相位噪聲指標(biāo)可滿足系統(tǒng)要求。

表2 發(fā)射二本振相噪指標(biāo)分析

2.3 本振換頻時(shí)間指標(biāo)分析

發(fā)射信道二本振乒乓環(huán)工作原理如圖7所示。

圖7 本振乒乓環(huán)工作原理框圖

頻綜采用乒乓環(huán)方案，即兩個(gè)預(yù)先鎖定的頻綜通過開關(guān)切換，換頻時(shí)間取決于開關(guān)切換時(shí)間，開關(guān)選用HMC336MS8G，其切換時(shí)間為20 ns左右，滿足指標(biāo)要求。

跳頻周期包含頻綜控制時(shí)間和環(huán)路鎖定時(shí)間。采用FPGA作為頻綜的控制器，實(shí)現(xiàn)頻率控制字的譯碼計(jì)算、對(duì)DDS的串口控制和對(duì)開關(guān)通斷狀態(tài)的譯碼控制。FPGA的寫操作包含了兩個(gè)部分，一個(gè)是對(duì)DDS寄存器進(jìn)行操作，需要進(jìn)行64 bit的寫操作，另一個(gè)是對(duì)PLL704進(jìn)行寫操作，需要進(jìn)行48 bit寫操作，由于采用25 MHz的移位時(shí)鐘，故寫操作大約只需要5 μs，再考慮到時(shí)序可靠保證處理所花費(fèi)的時(shí)間，F(xiàn)PGA的解析和送數(shù)實(shí)際處理時(shí)間應(yīng)該小于10 μs。環(huán)路帶寬取200 kHz左右，環(huán)路鎖定時(shí)間約為50 μs。因此，換頻周期約為60 μs，滿足指標(biāo)要求。

3 實(shí)驗(yàn)結(jié)果及其分析

收發(fā)信道實(shí)物照片如圖8所示，反面為對(duì)應(yīng)變頻通道的本振頻綜，利用測試工裝夾具通過控制變頻信道的二本振頻綜對(duì)整個(gè)發(fā)射頻段1.6 GHz的信號(hào)進(jìn)行掃頻，觀察1.6 GHz帶寬內(nèi)，雜散最差為 58 dBc，滿足系統(tǒng)雜波抑制55 dBc的要求。發(fā)射信道1.6 GHz帶寬內(nèi)的增益平坦度實(shí)測曲線如圖9所示。

圖9 發(fā)射信道1.6 GHz帶寬內(nèi)的增益平坦度實(shí)測曲線

發(fā)射信道實(shí)測結(jié)果如表3所示，與仿真結(jié)果基本吻合，滿足該S波段超寬帶抗干擾收發(fā)信道系統(tǒng)的使用需求，這說明本文所提出的超寬帶抗干擾收發(fā)信道的變頻以及頻綜電路方案設(shè)計(jì)合理，電路布局優(yōu)化，設(shè)計(jì)方法是完全可行的。

表3 發(fā)射信道實(shí)測指標(biāo)

4 結(jié)語

本文對(duì)S頻段超寬帶抗干擾發(fā)射信道的低雜散、低相噪、本振捷變頻設(shè)計(jì)做了詳細(xì)的分析，提出合理的變頻方案，并對(duì)重要指標(biāo)進(jìn)行了論證和計(jì)算。其中，各收發(fā)通道均采用獨(dú)立腔體屏蔽布局和二次電源獨(dú)立穩(wěn)壓設(shè)計(jì)，減少收發(fā)信號(hào)的空間和電源串?dāng)_，實(shí)現(xiàn)了收發(fā)75 dB的高隔離度，避免了系統(tǒng)雜波惡化，同時(shí)充分利用軟件建模仿真和實(shí)物測試驗(yàn)證的對(duì)比結(jié)果，不斷改進(jìn)優(yōu)化設(shè)計(jì)手段。通過采用微波復(fù)合多層板優(yōu)化印制板布線，合理規(guī)劃頻率關(guān)系，降低頻綜設(shè)計(jì)的難度等方面提高設(shè)備的電磁兼容性能。從最終實(shí)物測試結(jié)果來看，該變頻信道性能指標(biāo)優(yōu)良，實(shí)現(xiàn)了1.6 GHz超寬帶信道58 dBc的雜波抑制、C頻段本振頻綜-100 dBc/Hz@1 kHz低相位噪聲以及25 ns的本振高速換頻時(shí)間，全面滿足了系統(tǒng)指標(biāo)要求，在實(shí)際工程應(yīng)用中設(shè)備狀態(tài)表現(xiàn)優(yōu)異穩(wěn)定可靠。

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Design and Implementation of S-Band Ultra-Wideband Anti-Jamming Transmission Channel

HOU Wubin

S-band UWB anti-jamming transceiver channel is the core equipment of airborne terminal of satellite communication system，The anti-interference capability of its channel directly affects the performance of the whole system. The key to improve the anti-interference ability of communication system by means of frequency-hopping technology is to increase the frequency hopping speed and expand the frequency hopping band width. Therefore, the performance indexes of UWB channel, such as spurious, gain flatness, carrier low phase noise, fast frequency conversion speed, are very important. A broadband transceiver channel with secondary frequency conversion is designed based on traditional universal chip. By switching mixing local oscillator, segmented switching filter and multi-channel integration design. The key technical indexes of UWB channel such as low spurious (58 dBc), low phase noise and high speed frequency hopping are realized and it is verified in practical engineering application.

UWB; Low Spurious; Low Phase Noise; Fast Frequency Conversion

TN927+.2

A

1674-7976-(2022)-05-350-08

2022-09-06。侯武斌（1980.05—），陜西寶雞人，工程師，主要研究方向?yàn)槲⒉ㄉ漕l組件及射頻系統(tǒng)集成。