賴曉玲,張健,巨艇,朱啟,郭陽明

(1.西北工業(yè)大學 計算機學院,陜西 西安 710072;2.中國空間技術研究院西安分院,陜西 西安 710199)

隨著我國航天事業(yè)快速發(fā)展，宇航級專用集成電路(application specific integrated circuit,ASIC)芯片的規(guī)模、功能復雜度及工作頻率不斷上升，芯片中D觸發(fā)器的數(shù)量越來越多。同時隨著集成電路制造工藝不斷發(fā)展，芯片工藝尺寸不斷減小，內核工作電壓不斷降低，導致D觸發(fā)器的單粒子翻轉(single event upset,SEU)閾值越來越小[1-2]，使得D觸發(fā)器的SEU已成為納米級數(shù)字集成電路發(fā)生單粒子軟錯誤(soft error rate,SER)的主要原因之一。

D觸發(fā)器的設計加固技術主要分為兩類：在ASIC前端設計階段的三模冗余(triple modular redundancy,TMR)電路設計加固技術，以及標準單元庫設計階段的雙互鎖存單元(dual interlocked storage cell,DICE)觸發(fā)器設計加固技術。

TMR加固技術包括空間三模冗余(spatial TMR,STMR)和時間三模冗余(temporal TMR,TTMR)，其中TTMR防護能力最優(yōu)，但功耗、面積、時序等開銷極大[3]，且該技術對冗余觸發(fā)器的物理位置以及電路的刷新頻率要求較高[4]。這與ASIC高性能、低功耗等設計目標相矛盾。而通過開發(fā)單元庫級的抗SEU加固D觸發(fā)器可最大限度地減小ASIC性能開銷。但在納米級工藝下，電荷共享引起的多節(jié)點翻轉(single event multiple upset,SEMU)現(xiàn)象越發(fā)嚴重[5]，傳統(tǒng)DICE觸發(fā)器設計方法抗SEU的能力已不能滿足宇航需求。研究表明，基于40 nm體硅工藝未做版圖優(yōu)化的DICE觸發(fā)器，其抗SEU能力僅為同工藝下商用觸發(fā)器的1.4倍[6]?；诖耍陙?，針對納米級D觸發(fā)器的單元級加固方法是通過DICE結構與版圖設計相結合實現(xiàn)的，如版圖重排技術(layout design through error-aware transistor positioning,LEAP)、Double-Height-Cell技術等[3,7]，其基本原理都是通過增加鎖存器中敏感節(jié)點的物理距離，提升SEU防護效果。同時在先進工藝下，特殊工藝與版圖設計相結合的DICE觸發(fā)器也是納米級觸發(fā)器加固的有效手段，如在22 nm工藝下，基于超薄體區(qū)超薄埋氧(ultra-thin body and buried oxide,UTBB)的全耗盡型絕緣層上硅(fully depleted silicon on insulator,FDSOI)工藝實現(xiàn)的DICE觸發(fā)器就表現(xiàn)出優(yōu)秀的SEU防護效果[8]。

如何在減小功耗、面積、時序等資源開銷的同時保證電路的抗輻照能力、縮短芯片研制周期及壓縮研制成本，是當前宇航ASIC設計面臨的重要挑戰(zhàn)，而如何在提高D觸發(fā)器抗SEU能力的同時降低面積和時序等開銷是解決該問題的關鍵。目前，國內外針對納米工藝下DICE觸發(fā)器的研究較多，但并未做到兼顧抗輻照能力和面積開銷。如西安微電子技術研究所李海松等[3]基于65 nm體硅工藝設計了相關敏感節(jié)點遠離DICE觸發(fā)器，該觸發(fā)器面積為普通觸發(fā)器面積的2.3倍，但實驗結果顯示，其SEU的LET閾值小于20 MeV·cm2/mg[3]。Fuma等[7]基于65 nm體硅工藝，提出一種通過版圖布局優(yōu)化來提高抗SEU能力的DICE觸發(fā)器設計方法，該方法以增大觸發(fā)器面開銷為代價，相較于普通DICE觸發(fā)器，額外增加了46%的面積。Cai等[8]提出多種基于22 nm UTBB FDSOI工藝的DICE觸發(fā)器設計方法，SEU閾值可大于37 MeV·cm2/mg，該工藝由于超薄的體區(qū)及埋氧層的存在，相較與體硅工藝，天然具有很強的耐多節(jié)點翻轉能力[8]，使得DICE觸發(fā)器的版圖級加固設計相對簡單，但流片費用十分昂貴。本文通過研究商用65 nm工藝下D觸發(fā)器的空間SEU發(fā)生機理和DICE觸發(fā)器版圖設計技術，從單粒子瞬態(tài)脈沖產生及緩解機理出發(fā)，結合觸發(fā)器的工作原理，同時兼顧了面積開銷、抗輻照能力、流片成本，在不額外增加DICE觸發(fā)器面積的前提下，提出了一種資源開銷低的DICE觸發(fā)器抗SEU版圖設計方法?；谠摲椒ㄔO計的觸發(fā)器資源開銷低、電路性能和抗輻照能力表現(xiàn)優(yōu)秀，在抗輻照ASIC設計中，可極大節(jié)省對時序電路SEU加固所帶來的面積、功耗和時序開銷，且無需引入額外的EDA設計流程，縮短芯片研制周期。

1 DICE觸發(fā)器的版圖加固技術

DICE鎖存器由4個首尾相連的反相器構成，其中存儲節(jié)點分別與前一級NMOS和后一級PMOS相連接，使得正負存儲數(shù)據(jù)均被冗余保存，因此單個存儲節(jié)點發(fā)生翻轉時，冗余電路通過反饋將其修正，并不會引發(fā)SEU；當粒子入射沉積的能量足夠大時，能夠導致2個存儲相同邏輯的存儲單元同時翻轉，DICE觸發(fā)器才會發(fā)生翻轉，因此DICE鎖存器具有很好的抗粒子電離擾動能力[9]。然而由于一些本質的翻轉機制，DICE觸發(fā)器的SEU翻轉截面并非為零[10]。

1.1 DICE鎖存結構SEU發(fā)生機理分析

多個高能粒子同時擊中DICE鎖存器單元的不同敏感節(jié)點的概率非常小，但大量研究表明在深亞微米到納米級工藝下，DICE結構的抗SEU能力并不十分理想，這是因為單個高能粒子入射引起SEMU所導致的，具體發(fā)生機理如圖1所示。

圖1 4種能夠引起雙互鎖存儲單元發(fā)生單粒子翻轉的典型事件

1) 高能粒子入射鎖存單元，當入射角度與垂直平面夾角較大時(通常在45°～60°之間)，粒子可斜穿過2個存儲相同邏輯的敏感節(jié)點，當入射粒子有足夠線性傳輸能導致這些敏感節(jié)點發(fā)生翻轉，便發(fā)生存儲單元SEU。圖1a)為線性傳輸能(linear energy transfer,LET)閾值約為37 MeV·cm2/mg的Ge粒子以60°角入射65 nm體硅互補金屬氧化物半導體(complementary metal oxide semiconductor,CMOS)工藝的DICE鎖存單元，這一情況便會導致此類SEU發(fā)生。

2) 高能粒子垂直入射(或較小角度斜入射)鎖存器單元，并在MOS管附近與質量較高的靶原子發(fā)生彈性碰撞(盧瑟福散射)，導致其運動軌跡發(fā)生較大偏轉，從而穿過2個存儲相同邏輯的敏感節(jié)點。如圖1b)所示，垂直入射的Ge粒子在PMOS有源區(qū)附近與連接孔(W材料原子)碰撞，使得入射的Ge離子發(fā)生大角度偏轉后斜穿過2個敏感節(jié)點。

3) 高能粒子垂直入射(或較小角度斜入射)鎖存單元，并在MOS管附近與質量相近的靶原子發(fā)生彈性碰撞，導致粒子運動軌跡發(fā)生大角度偏轉，同時被擊中的靶原子產生一個電離核子反沖出去。這相當于2個不同的高能粒子以不同軌跡入射鎖存單元，同時擊中DICE鎖存單元的不同敏感節(jié)點的情況，導致DICE觸發(fā)器發(fā)生SEU。如圖1c)所示，Cl離子擊中O原子發(fā)生散射，Cl離子和O離子分別穿過一個敏感節(jié)點。

4) 高能粒子入射鎖存單元，并在MOS管附近與原子發(fā)生核反應，產生多種能量較高的次級粒子，引起多個敏感節(jié)點發(fā)生翻轉，導致SEU。如圖1d)所示，粒子能量為14 MeV的高能中子，垂直入射存儲單元的PMOS有源區(qū)，并與Si原子發(fā)生核反應，產生Mg、α、γ等多個高能次級粒子斜穿過多個敏感節(jié)點導致存儲單元發(fā)生SEU。

粒子散射、核反應等物理機制導致不同種類但LET閾值相近的粒子，SEU截面甚至相差達2個數(shù)量級，在納米工藝下，LET小于10 MeV·cm2/mg的高能粒子，仍可使DICE鎖存器結構發(fā)生SEU[11-12]。每種翻轉機制的發(fā)生概率都會隨著敏感節(jié)點間距的增大而減小，提高DICE鎖存器抗SEU的最有效方法是增加一對存儲相同邏輯的敏感節(jié)點的物理距離。有資料顯示，存儲相同邏輯敏感節(jié)點間距增大1倍，DICE鎖存器的SEU可降低10倍[13]。

DICE觸發(fā)器由主從2個鎖存器構成，傳統(tǒng)的版圖設計方法如圖2a)所示，存儲相同邏輯的敏感節(jié)點距離較近，隨著供電電壓、節(jié)點電容、敏感節(jié)點距離減小，深亞微米工藝下DICE結構觸發(fā)器的防護效果已經不理想。圖2b)是波音(Boeing)公司設計的一款90 nm商用CMOS工藝的DICE DFF版圖[11]，通過增加敏感節(jié)點距離和增加阱接觸的方式提高觸發(fā)器的抗SEU能力，然而這帶來了較大的面積浪費。

圖2 2種常用的DICE觸發(fā)器圖設計方法

1.2 加固措施及版圖設計

從DFF的工作原理分析，每半個時鐘周期只有一個鎖存器環(huán)路導通，因此如果高能粒子入射引起翻轉的2個存儲節(jié)點分別在主鎖存器和從鎖存器中，不會導致DICE觸發(fā)器發(fā)生SEU。基于以上分析，在不浪費版圖面積開銷的同時，可以參照靜態(tài)隨機存儲器(static random access memory,SRAM)的位交錯技術設計思路[4]，將鎖存器中每個敏感節(jié)等效看做1個bit位，通過主從鎖存器各敏感節(jié)點交錯布局實現(xiàn)DICE觸發(fā)器的版圖設計，理論上很小的面積開銷便可使敏感節(jié)點的物理距離增加1倍以上。但是隨著集成電路工藝進入納米級，電荷共享效應的影響增強，僅依靠位交錯技術已不能很好地滿足DICE觸發(fā)器的宇航抗SEU指標需求。因此，除了通過位交錯技術增大敏感節(jié)點之間的距離外，本設計還采取多節(jié)點電荷分享的版圖設計加固技術[13-14]，具體原理如圖3a)所示。當高能粒子轟擊反相器的關態(tài)PMOS時產生電子-空穴對，由于該PMOS的漏極為低電平，源級接VDD，電荷漂移效應及寄生雙級放大效應使得PMOS的漏極產生向上的SET脈沖，但開態(tài)PMOS在電場作用下會吸收過剩電子，減少高能粒子入射引起的存儲節(jié)點SET的脈沖高度和寬度，進而減小SEU發(fā)生幾率。因此減小DICE鎖存器一對存儲相反邏輯MOS管漏極距離，從而使輸出節(jié)點的關態(tài)PMOS總電荷收集減少也是提高觸發(fā)器抗SEU能力的有效方法，具體原理如圖3b)所示。當高能粒子入射關態(tài)PMOS管時產生電子-空穴對，過剩電子的濃度決定寄生PNP管的開關狀態(tài)，但這部分電子會受電場作用被開態(tài)PMOS漏極吸收，吸收能力隨漏極距離的減小而增大，從而減小輸出節(jié)點的關態(tài)PMOS管由于雙極放大效應收集的正電荷量。基于以上分析，文獻[13]公開了一種LEAP DICE的版圖布局方案，如圖3c)所示。該方案很好地實現(xiàn)了開態(tài)MOS與關態(tài)MOS之間的電荷分享，且對高能粒子同時穿過多個敏感節(jié)點的軌跡要求變得十分苛刻，具有很強的抗SEU能力，但基于該方法實現(xiàn)的DFF不僅面積較傳統(tǒng)的DICE DFF增加約40%，且PMOS有源區(qū)與NMOS有源區(qū)的交錯布局使得電源地軌道不連續(xù)，極大地增加了DFF單元版圖的繞線難度和芯片后端設計的復雜性，因此需對該方案進行改進。

圖3 版圖重排布加固技術分析

本文以傳統(tǒng)的DICE觸發(fā)器電路結構為基礎，在版圖設計時進行如下布局：①將同一鎖存器中存儲相異邏輯的同類型MOS管漏極貼近擺放，以實現(xiàn)減小一對存儲相反邏輯MOS管漏極距離的目的；②由于DICE鎖存器的邏輯備份電路結構，將同一鎖存器中存儲相同邏輯的不同節(jié)點、不同類型MOS管貼近擺放，以實現(xiàn)LEAP技術；③將同一鎖存器中存儲相同邏輯的相同節(jié)點、不同類型MOS管拉開距離，通過較長的金屬走線來增加節(jié)點電容，以提高節(jié)點抗SEU能力；④將同一鎖存器中存儲相同邏輯的不同節(jié)點、同類型MOS管使用位交錯技術布局,增加DICE鎖存器敏感節(jié)點的間距；⑤將觸發(fā)器中的輸入驅動電路、輸出驅動電路以及時鐘驅動電路放在觸發(fā)器版圖中間以增大一對敏感節(jié)點距離；⑥使用保護帶阱接觸并在保護帶上多打接觸孔，增加阱接觸，減小阱電阻。通過以上原則，實現(xiàn)DICE觸發(fā)器版圖設計，整體版圖如圖4a)所示，其中MA、MB、MC、MD是DICE觸發(fā)器中主鎖存器的4個存儲節(jié)點，SA、SB、SC、SD是DICE觸發(fā)器中從鎖存器的4個存儲節(jié)點，版圖上半部分是PMOS，下半部分是NMOS，阱接觸保護帶間距小于4 μm，每對敏感節(jié)點的距離遠遠大于3 μm[15]，觸發(fā)器版圖通過2層金屬實現(xiàn)，整體面積為11.4 μm×2.4 μm，僅為同類型商用結構觸發(fā)器(見圖4b))面積的1.8倍。

圖4 2種觸發(fā)器版圖面積對比

2 仿真驗證

為驗證所設計觸發(fā)器的可靠性及性能，需對所設計版圖分別進行抗SEU能力仿真和功能后仿真。

2.1 DICE觸發(fā)器的SEU仿真

使用65 nm商用工藝的器件模型對本文設計的DICE觸發(fā)器進行半導體工藝及器件級建模(technology computer aided design,TCAD)，三維模型如圖5a)所示。

圖5 所設計基于版圖重排布加固技術的雙互鎖存D觸發(fā)器的器件級仿真分析

X方向為版圖高度(2.4 μm)，Y方向為版圖寬度(11.4 μm)，Z方向為單元從襯底到金屬2的方向。在觸發(fā)器工作電壓為1.0 V條件下，使用Ge離子(LET值約為37 MeV·cm2/mg)以60°傾角分別入射DICE觸發(fā)器中主鎖存器的關態(tài)PMOS與關態(tài)NMOS，主鎖存器節(jié)點波形的擾動如圖5b)～5c)所示，從仿真波形看節(jié)點出現(xiàn)較大SET擾動，但未發(fā)生SEU；但用LET值分別為42和66 MeV·cm2/mg的Br粒子和I粒子入射本設計，觸發(fā)器發(fā)生SEU，輸出電壓的變化如圖5d)所示。從仿真結果分析，所設計的DICE觸發(fā)器抗SEU能力表現(xiàn)優(yōu)秀，SEU閾值可達37 MeV·cm2/mg。

2.2 DICE觸發(fā)器的功能后仿真

采用Calibre的PEX提取寄生參數(shù)，采用spectre進行后仿真，條件為最慢工藝角(供電電壓1.08 V、工作溫度125℃、最慢工藝)。本設計的DICE觸發(fā)器后仿真驗證結果為：觸發(fā)器功能正確，建立時間160 ps，上升傳輸延遲202 ps，復位建立時間183 ps，時序開銷與普通商用觸發(fā)器相當。

3 結 論

本文以DICE觸發(fā)器電路為基礎，在版圖設計中，分析DICE電路結構的SEU發(fā)生及防護機理，通過位交錯技術、LAEP技術、雙極效應防護技術相結合的方法，合理設計單元版圖布局，提高單元抗SEU能力?；诒疚姆椒ㄔO計的DICE觸發(fā)器面積僅為同工藝、同類型商用觸發(fā)器的1.8倍，抗SEU能力和電路性能優(yōu)秀，端口定義、數(shù)量及邏輯功能與商用結構D觸發(fā)器完全一致，因而使用本設計觸發(fā)器進行宇航ASIC芯片研制時，無需額外的EDA設計流程對D觸發(fā)器進行加固，提高了芯片研制效率，并極大節(jié)省了由于對D觸發(fā)器電路進行加固所帶來的面積、布線資源和時序開銷。