梁 晨

（中國電子科技集團(tuán)公司第二十研究所，陜西 西安 710068）

0 引 言

在雷達(dá)信號處理中，對目標(biāo)進(jìn)行成像識別時(shí)，寬帶信號具有距離分辨率高、目標(biāo)識別能力好、抗雜波和抗干擾能力強(qiáng)等優(yōu)點(diǎn)，在當(dāng)前先進(jìn)的雷達(dá)系統(tǒng)中得到了越來越廣泛的應(yīng)用。寬帶雷達(dá)信號的產(chǎn)生技術(shù)也一直受到了廣泛關(guān)注[1]。隨著高速數(shù)模轉(zhuǎn)換器（Digital to Analog Converter，DAC）芯片的技術(shù)的發(fā)展，DAC 芯片已經(jīng)達(dá)到千兆次采樣率（Gigabit Samples Per Second，GSPS）量級，為寬帶信號的產(chǎn)生提供了條件。由于現(xiàn)場可編程邏輯門陣列（Field Programmable Gate Array，F(xiàn)PGA）時(shí)序收斂限制，最高工作頻率只能達(dá)到幾百兆赫茲，遠(yuǎn)低于高速DAC 的采樣率量級。為了匹配高速DAC，達(dá)到較高的基帶采樣率，必須采用多相的方式使FPGA 內(nèi)的采樣率達(dá)到相應(yīng)指標(biāo)。隨著雷達(dá)信號處理技術(shù)的發(fā)展，對于線性調(diào)頻信號參數(shù)實(shí)時(shí)切換的需求也變得十分迫切[2]。

王煒珽等人通過研究直接數(shù)字頻率合成（Direct Digital frequency Synthesis，DDS）技術(shù)的原理和電路結(jié)構(gòu)，在FPGA 中實(shí)現(xiàn)了18 MHz 帶寬的線性調(diào)頻信號的產(chǎn)生[3]。賈建超等人給出了基于FPGA 和DAC的寬帶線性調(diào)頻信號的產(chǎn)生方法，該方法利用FPGA計(jì)算相位，并配合sin/cos查找表產(chǎn)生線性調(diào)頻信號[4]。如果用DDS IP 核來產(chǎn)生線性調(diào)頻信號，可簡化用戶需實(shí)現(xiàn)的邏輯運(yùn)算，且DDS IP核內(nèi)包含sin/cos查找表，可省去sin/cos 查找表的設(shè)計(jì)生成。

基于Xilinx DDS IP 核和高速DAC 架構(gòu)，設(shè)計(jì)了一種可實(shí)時(shí)參數(shù)切換的多相寬帶線性調(diào)頻信號發(fā)生器，其中線性調(diào)頻信號中心頻率、時(shí)寬、帶寬以及占空比等參數(shù)可實(shí)時(shí)切換。經(jīng)仿真和上板驗(yàn)證，該方法準(zhǔn)確可靠，具有一定的實(shí)用價(jià)值。

1 Xilinx DDS IP 核

Xilinx DDS IP 核主要由2 個(gè)主要部分組成，即相位發(fā)生器和sin/cos 查找表，這2 個(gè)部分可以單獨(dú)或一起使用，如圖1 所示。

圖1 Xilinx DDS IP 核的內(nèi)部結(jié)構(gòu)

相位發(fā)生器由一個(gè)累加器和一個(gè)可選的加法器組成，用來產(chǎn)生相位偏移。IP 核被定制時(shí)，相位增量（PINC）和相位偏移（POFF）可以獨(dú)立配置為固定模式、可編程模式（使用CONFIG 通道）以及流模式（使用輸入PHASE 通道）[5]。

當(dāng)設(shè)置為固定模式時(shí)，DDS 輸出頻率在用戶自定義IP 核參數(shù)時(shí)設(shè)置，不能調(diào)用IP 核后進(jìn)行調(diào)整。

當(dāng)設(shè)置為可編程模式時(shí)，CONFIG 通道TDATA字段有一個(gè)子字段用于輸入相位增量（PINC）和相位偏移（POFF）。如果相位增量（PINC）和相位偏移（POFF）均不設(shè)置為可編程，那么沒有CONFIG 通道。

當(dāng)設(shè)置為流模式時(shí)，輸入PHASE 通道TDATA字段有一個(gè)子字段用于輸入相位增量（PINC）和相位偏移（POFF)。如果2 者都不是流模式，那么沒有輸入PHASE 通道。當(dāng)相位增量（PINC）被設(shè)置為流時(shí)，可以配置一個(gè)可選的RESYNC 流輸入。當(dāng)使能時(shí)，該信號重置信道的累積相位。

DDS 波形的輸出頻率fout與系統(tǒng)時(shí)鐘fclk、相位累加器中的比特?cái)?shù)Bθ(n)以及相位增量值?θ相關(guān)，即

產(chǎn)生輸出頻率fout所需的相位增量值?θ為

n時(shí)刻的量化相位值θ(n)表式為

式中：φ(n)為n時(shí)刻的相位。

2 多相本振信號產(chǎn)生

2.1 多項(xiàng)本振信號的分解

假設(shè)本振信號頻率為fc，則本振信號x(t)的表達(dá)式為

假設(shè)產(chǎn)生本振信號的采樣頻率為fs，則離散化的本振信號x(n)的表達(dá)式為

假設(shè)本振為K相數(shù)據(jù)流，則第i（i=0,1,…,K-1）相的本振信號信號xi(m)的表達(dá)式為

由此可見，多相本振可分解為一個(gè)固定本振和K個(gè)相位偏移器。每一相可看作在單相采樣率fs/K下產(chǎn)生頻率為fc的固定本振，并進(jìn)行一個(gè)相位偏移。

2.2 基于DDS IP 核的多相本振信號產(chǎn)生

由式（2）可得，基于多路DDS 的多相本振信號產(chǎn)生，相位增量（PINC）表達(dá)式為

由式（3）可得，相位偏移（POFF）的表達(dá)式為

在本振頻率fc、采樣頻率fs以及相位數(shù)量K不變的情況下，每相DDS IP 核的相位增量（PINC）和相位偏移（POFF）可配置為固定值。在工程應(yīng)用中，當(dāng)硬件和驅(qū)動(dòng)程序設(shè)計(jì)完成后，采樣頻率fs和相位數(shù)量K一般固定不變。為實(shí)現(xiàn)本振頻率fc可以實(shí)時(shí)配置，將DDS IP 核的相位增量（PINC）和相位偏移（POFF）配置為可編程模式。配置參數(shù)根據(jù)式（7）和式（8）計(jì)算，當(dāng)fc更改配置值后，計(jì)算新的DDS IP 核配置值，并更新DDS IP 核的配置。在FGPA 實(shí)現(xiàn)時(shí)，式（7）和式（8）存在公因式fc2Bθ(n)/fs，可共用該計(jì)算結(jié)果，再分別乘以相應(yīng)系數(shù)。

3 多相線性調(diào)頻信號產(chǎn)生

3.1 多相線性調(diào)頻信號的分解

線性調(diào)頻信號s(t)可以表示為

式中：A為幅度值；f0為起始頻率；α=B/τ為調(diào)頻斜率；B為信號帶寬；τ為脈沖寬度。

假設(shè)產(chǎn)生線性調(diào)頻信號的采樣頻率為fs，則離散化的線性調(diào)頻信號s(n)的表達(dá)式為

參照多相本振信號的分解，假設(shè)線性調(diào)頻信號為K相數(shù)據(jù)流，則第i相的線性調(diào)頻信號si(m)的表達(dá)式為

由此可以看出，多相線性調(diào)頻信號分解后，每相都是一路線調(diào)信號再加一個(gè)相位偏移器。

3.2 基于DDS IP 核的多相線性調(diào)頻信號產(chǎn)生

式中：PING(0)=θ(0)=0。

由式（12）可以推出相位增量累加公式為

式中：PING(0)=0；

如果按照式（12）實(shí)時(shí)計(jì)算相位增量，需要計(jì)算乘法，但FPGA 乘法計(jì)算的實(shí)時(shí)性達(dá)不到要求，只能根據(jù)式（13）采用累加的方法完成相位增量的實(shí)時(shí)計(jì)算。相較于按照式（12）進(jìn)行計(jì)算，累加計(jì)算的方法由于累加值b量化誤差的原因，單脈沖內(nèi)會存在誤差累積，精度不及乘法計(jì)算的方法。如果信號產(chǎn)生器產(chǎn)生的線性調(diào)頻信號參數(shù)固定，則可由式（12）計(jì)算完成相位增量參數(shù)并存到FPGA 存儲器內(nèi)。為實(shí)現(xiàn)線性調(diào)頻信號參數(shù)實(shí)時(shí)配置相位增量（PINC），采用累加式（13）來實(shí)現(xiàn)。為盡量減小量化誤差積累效應(yīng)，可以在資源允許的范圍內(nèi)盡量增大量化位寬Bθ(n)。在FPGA 實(shí)現(xiàn)計(jì)算PING(1)時(shí)，前2 項(xiàng)可與POFF(i)共用部分計(jì)算結(jié)果，第3 項(xiàng)等于累加值b的1/2。

4 仿真與上板驗(yàn)證

4.1 多相本振信號產(chǎn)生的仿真結(jié)果

根據(jù)式（6），MATLAB 仿真產(chǎn)生的多相本振信號如圖2 所示，其中采樣頻率fs=1 920 MHz、本振頻率fc=500 MHz、多相數(shù)K=8。

圖2 多相本振信號的MATLAB 仿真結(jié)果

基于多路DDS IP 核的多相本振信號，F(xiàn)PGA 邏輯功能仿真結(jié)果如圖3 所示，信號參數(shù)同上。

圖3 多相本振信號的FPGA 邏輯功能仿真結(jié)果

經(jīng)過對比，F(xiàn)PGA 邏輯功能仿真結(jié)果與MATLAB產(chǎn)生結(jié)果一致。

4.2 多相線性調(diào)頻信號產(chǎn)生的仿真結(jié)果

根據(jù)式（11）MATLAB 仿真產(chǎn)生的多相線性調(diào)頻信號如圖4 所示，其中采樣頻率fs=1 920 MHz、起始頻率f0=300 MHz、信號帶寬B=400 MHz、脈沖寬度τ=5 μs、多相數(shù)K=8。

圖4 多相線性調(diào)頻信號的MATLAB 仿真結(jié)果

基于多路DDS IP 核的多相線性調(diào)頻信號，F(xiàn)PGA邏輯功能仿真結(jié)果如圖5 所示，信號參數(shù)同上。

圖5 多相本振信號的FPGA 邏輯功能仿真

經(jīng)過對比，F(xiàn)PGA 邏輯功能仿真結(jié)果與MATLAB產(chǎn)生結(jié)果一致。

4.3 上板驗(yàn)證

在Xilinx XC7K325T+AD9739 的硬件平臺完成上板驗(yàn)證。AD9739 是14 位高速DAC，以2.5 GS/s 的更新速率在基帶模式直接合成1.25 GHz 的直流信號，在混頻模式下產(chǎn)生1.25 ～3.0 GHz 的信號。本設(shè)計(jì)使用基帶模式，采樣率為1.92 GS/s，驅(qū)動(dòng)用戶接口為8相接口，每一相采樣時(shí)鐘240 MHz。采用多相混頻結(jié)構(gòu)來實(shí)現(xiàn)基帶信號頻率搬移，實(shí)現(xiàn)結(jié)構(gòu)如圖6 所示[6]。

圖6 多相混頻實(shí)現(xiàn)結(jié)構(gòu)

通過Xilinx VIO IP 核靈活配置輸出線性調(diào)頻的帶寬（單位MHz）、中心頻率（單位MHz）、脈沖寬度（單位μs）以及脈沖周期（單位μs）參數(shù)，如圖7 所示。

圖7 Xilinx VIO IP 核參數(shù)設(shè)置界面

產(chǎn)生信號的頻譜如圖8 所示，可以看出產(chǎn)生信號頻譜與圖7 中參數(shù)配置結(jié)果一致。

圖8 DAC 發(fā)射信號頻譜

5 結(jié) 論

基于Xilinx DDS IP 核和高速DAC 架構(gòu)，設(shè)計(jì)了一種可實(shí)時(shí)參數(shù)切換的多相寬帶線性調(diào)頻信號發(fā)生器，能夠根據(jù)用戶任務(wù)需求實(shí)時(shí)切換線性調(diào)頻信號參數(shù)。經(jīng)仿真驗(yàn)證，該信號產(chǎn)生器結(jié)果準(zhǔn)確無誤。經(jīng)驗(yàn)證，該信號產(chǎn)生器可在Xilinx FPGA 中準(zhǔn)確穩(wěn)定工作，具有較好的實(shí)際應(yīng)用價(jià)值。