干潔，石雅文 ，周歡歡

（1.中國電子科技集團公司第二十七研究所（河南方達空間信息技術(shù)有限公司），河南鄭州，450005；2.63767部隊，陜西西安，710043）

0 引言

近年來，隨著航天測控、衛(wèi)星應(yīng)用、廣播通信技術(shù)向深空的不斷探索，作為微波寬帶高功放技術(shù)也迎來了新的發(fā)展。由于功放設(shè)備的接口類型多樣、控制過程復(fù)雜、對控制電路的電磁兼容性和控保實時性要求較高，因此對高功放系統(tǒng)的監(jiān)控設(shè)計顯得尤為重要。

Altera公司的NiosII軟核是一種顛覆傳統(tǒng)的嵌入式系統(tǒng)設(shè)計理念，它采用SOPC硬件和軟件相結(jié)合的整體解決方案，使得嵌入式系統(tǒng)的硬件電路變得更加簡單、高效，更容易理解；軟件設(shè)計變得更加輕松，更容易實現(xiàn)移植。其最大的優(yōu)點是兼具FPGA內(nèi)在并行優(yōu)勢及SOPC的雙重特點，既具備FPGA靈活，可裁剪，可擴充，可升級的特點，還可以根據(jù)個人的需求對Nios的外圍設(shè)備進行靈活修改，使得硬件利用率最大化。此外，還可將硬件特性添加到產(chǎn)品生命周期中的任何一個階段，而不需要對電路板進行重新設(shè)計，從而可適應(yīng)多變的需求，縮短開發(fā)時間。

1 NiosII的介紹

NiosII系列處理器為Altera公司發(fā)布的基于嵌入式處理器的第二代FPGA，其性能高達200DMIP以上，可滿足各類嵌入式系統(tǒng)的需求。NiosII處理器核擁有全32位指令集、32位指令/數(shù)據(jù)線、32個通用寄存器、32個優(yōu)先級不同的外部中斷源、2Gbyte的尋址空間以及256個用戶定義的CPU指令。此外，Altera為NiosII提供了完備的開發(fā)環(huán)境和豐富的IP核資源，為NiosII開發(fā)奠定了基礎(chǔ)。SOPCBuilder硬件開發(fā)環(huán)境和NiosII集成開發(fā)環(huán)境是NiosII系列嵌入式芯片最基礎(chǔ)的軟件開發(fā)平臺，能夠?qū)τ脩舻脑O(shè)計進行快速的驗證，提升了開發(fā)效率。在QuartusII中，集成的SOPCBuilder開發(fā)組件在配置生成片上系統(tǒng)后，可以根據(jù)需要選擇庫中IP模塊、存儲器、外圍接口和處理器等，最終實現(xiàn)對SOPC的高度集成化。

2 高功放系統(tǒng)的工作原理

高功放系統(tǒng)在開環(huán)工作狀態(tài)下，小信號由圖1所示中的小信號輸入端進入前驅(qū)放大器輸入端，放大后的信號通過多級末放單元合成后輸出至天線。NiosII數(shù)字處理板根據(jù)控制計算機的設(shè)置功率采用數(shù)控粗調(diào)與壓控細調(diào)相結(jié)合的方法，實現(xiàn)對輸出功率0.1dB步進精細調(diào)整，大于30dB的大步進調(diào)整滿足最終的實際輸出功率。由于微波器件在實際工作狀態(tài)下會受到環(huán)境溫度和高低壓電源波動的影響，實際輸出功率與設(shè)置功率會出現(xiàn)較大的偏差，因此在高功放系統(tǒng)設(shè)計中引入功率電平自動控制ALC，對輸出功率進行閉環(huán)動態(tài)自我調(diào)整，可以有效減小輸出功率的波動，從而改善輸出功率的穩(wěn)定性。

圖1 高功放系統(tǒng)的工作原理圖

NiosII數(shù)字處理板還通過采集檢測功放各級單元模塊的工作狀態(tài)等相關(guān)數(shù)據(jù)實現(xiàn)整機的全方位控保功能，比如反射過大保護，過溫保護，過流保護以及模塊故障保護等，根據(jù)不同的故障等級采用不同的控制措施，如提示故障狀態(tài)、發(fā)出聲音報警或及時快速關(guān)閉射頻開關(guān)等，保護功放設(shè)備免受損壞。電路設(shè)計方面，采用高集成多層板設(shè)計，信號接地、電源接地盡量分離，為避免引入不必要的干擾，盡量采用差分或平衡接口電路來進行信號的傳輸。

3 NiosII的設(shè)計實現(xiàn)

■3.1 硬件及外設(shè)的構(gòu)成

根據(jù)設(shè)計需求NiosII數(shù)字處理板主要由FPGA的NiosII處理器及一系列外設(shè)組成。整個硬件系統(tǒng)通過FPGA實現(xiàn)了NiosIICPU、片內(nèi)外設(shè)、片內(nèi)存儲器、片外外設(shè)之間的接口，因為FPGA具有可編程性，所以NiosII處理器可以按照設(shè)計需要定制其功能，從而符合性能和成本的要求；NiosII系統(tǒng)中剩余資源也可以用來實現(xiàn)其他功能的系統(tǒng)，添加一些有用的外圍設(shè)備。其硬件原理圖如圖2所示。

圖2 NiosII數(shù)字處理板的硬件原理圖

本設(shè)計FPGA采用的是CycloneIIIEP3C16，它在65nm低功耗工藝下制造，在邏輯容量、PLL、乘法器以及I/O數(shù)目等方面都有了較大的提升，并且延續(xù)了Cyclone系列的低成本定位。系統(tǒng)電源部分是由5V和12V外部電源輸入，經(jīng)電壓轉(zhuǎn)換電路將其轉(zhuǎn)換為3.3、2.5V、1.2V以滿足不同部分的電壓需求，其中，12V作為DA輸出供電電壓，DC-DC穩(wěn)壓電源模塊PTH05000W將5V輸入電壓變換為3.3V作為FPGAI/O口供電電壓，PTH03000W將3.3V輸入電壓變換為1.2V，LT1963-2.5將3.3V變?yōu)?.5V作為FPGAI/O內(nèi)核供電電壓。系統(tǒng)輸入時鐘為50MHz晶振輸入，可通過Nios中鎖相環(huán)倍頻技術(shù)將其提升至100MHz來運行。外部存儲器FLASH選用的是EPCS16SI8N，它是Altera的串行配置器件系列之一，具有存儲數(shù)據(jù)和專用程序的雙重功能。它不僅具有ISP和flash存儲器訪問接口等先進特性，還采用了SOIC封裝，為FPGA的設(shè)計實現(xiàn)了低成本，微型化的解決方案。

SDRAM同步動態(tài)隨機存儲器運行時鐘頻率可以在100MHz以上，它的應(yīng)用范圍主要是在程序的運行空間、大數(shù)據(jù)存儲等方面，它是由多個邏輯BANK構(gòu)成，每一個BANK都有多個存儲單元，根據(jù)BANK地址以及行、列地址來定位一個存儲單元，本設(shè)計中采用的一款MT48LC4M16A2TG芯片，存儲容量為1M＊16bit＊4Bank(64MB)，行地址12位，列地址8位（行列地址復(fù)用），一個BANK：2^12行＊2^8列=4096＊256=1048576。外圍設(shè)備的I/O電路選用了SN74ALC164245與5V外設(shè)接口，選通端由Nios根據(jù)設(shè)計需要配置為輸入或輸出接口。網(wǎng)絡(luò)通信接口電路則采用了一款應(yīng)用于高性能嵌入式領(lǐng)域的芯片W5300，與WIZnet之前的芯片方案相比較，其內(nèi)存空間和數(shù)據(jù)處理能力都有了很大的提升，芯片內(nèi)部集成了TCP/IP協(xié)議和10/100M的以太網(wǎng)MAC和PHY，可以十分簡單快速地實現(xiàn)Internet連接，W5300與Nios通過Avalon總線系統(tǒng)對其寄存器進行配置，類似訪問SDRAM存儲器，從而完成上電初始化、通用寄存器配置和socket寄存器配置過程，并可通過訪問每個端口的TX/RX FIFO寄存器來獲取網(wǎng)絡(luò)通信數(shù)據(jù)。

本設(shè)計包括的硬件資源有：

1個4×4鍵盤接口；

1個240×128點陣液晶顯示模塊接口，1個240×64點陣液晶顯示模塊接口，1個128×64OLED液晶顯示模塊接口，三個接口分時使用；

8個通道（帶運算放大器）的12位AD轉(zhuǎn)換單元，其中3個通道分別接3個8選1開關(guān)可擴展為24個通道；

2路（帶運算放大器）的12位DA；

2個RS232接口；

6個RS422接口，其中2個接口可由開關(guān)配置為RS485接口；

1個百兆以太網(wǎng)接口（RJ45），具備6個網(wǎng)絡(luò)狀態(tài)指示燈；

1個標(biāo)準(zhǔn)JTAG調(diào)試下載口；

12路TTL電平-＞RS422電平轉(zhuǎn)換接口；

12路RS422電平-＞TTL電平轉(zhuǎn)換接口；

48個5VTTL接口，輸入輸出可程序配置（可兼容I2C接口）；

7個達林頓驅(qū)動接口；

1個有源蜂鳴器。

■3.2 構(gòu)建SOPC系統(tǒng)

在NiosII的SOPCBuilder硬件開發(fā)環(huán)境中，Nios核設(shè)計是與傳統(tǒng)硬件設(shè)計區(qū)別最大的，它可以自由地構(gòu)建自己所需的CPU及外設(shè)接口如圖3所示，首先通過SOPCBuilder添加CPU核，根據(jù)設(shè)計需要選擇合適的CPU結(jié)構(gòu)，增加Avalon三態(tài)橋組件與CPU接口相連，再添加其他接口和存儲器，最后分配系統(tǒng)地址，生成系統(tǒng)即可。在核設(shè)計中既可以利用Altera公司提供的眾多開放的IP核資源，也可以利用第三方的IP核來加速開發(fā)外設(shè)，這些IP核可以包括處理器、SDRAM、Flash、UART、各種I/O等，如果沒有現(xiàn)成外設(shè)控制器，也可以自行編寫設(shè)計IP核進行仿真驗證后封裝為硬件邏輯，本設(shè)計中的鍵盤控制接口，風(fēng)機轉(zhuǎn)速測量接口均采用HDL源碼構(gòu)建，無需外部接口電路從而節(jié)約了硬件成本。

圖3 SOPC中的IP模塊及接口電路

■3.3 集成NiosII到QuartusII工程中

在SOPC硬件系統(tǒng)配置完畢之后，創(chuàng)建并生成一個新的SOPC系統(tǒng)，得到用于QuartusII編譯的HDL源文件及頂層原理圖模塊，可以將這些模塊當(dāng)作一個元件來調(diào)用。之后，在QuartusII工具欄中展開整體引腳分配，并成功地對硬件系統(tǒng)進行編譯，編譯器通過一系列的邏輯優(yōu)化組合、布線及時序分析等操作，會生成一個或多個硬件系統(tǒng)的配置文件，再利用USB-Blaster電纜將配置數(shù)據(jù)下載到FPGA中，測試完成后的配置文件下載至板上非易失存儲器中保存，從而完成NiosII系統(tǒng)硬件設(shè)計工作，系統(tǒng)原理圖如圖4所示。

■3.4 SOPC系統(tǒng)的軟件開發(fā)

NiosII IDE是一款A(yù)ltera公司推出的集成開發(fā)環(huán)境，目前已被各大嵌入式工具提供商所選用。該軟件以開放式和可擴展的Eclipse平臺為基礎(chǔ)，將通用用戶界面和頂級開放的特性有機地融合在一起，可輕松地與第三方工具無縫整合。在NiosII IDE環(huán)境中，可以實現(xiàn)全部的軟件開發(fā)工作，其中包含對程序的編輯，編譯及調(diào)試。

對高功放系統(tǒng)的軟件需求進行分析以后，對高功放系統(tǒng)的軟件進行了模塊化設(shè)計，明確劃分了六個軟件單元：

(1) 程序主函數(shù)單元：首先要進行初始化，包括全局變量，網(wǎng)絡(luò)模式寄存器，上電初始值配置及顯示，打開外部中斷，循環(huán)調(diào)用設(shè)備狀態(tài)采集函數(shù)。

(2) 設(shè)備狀態(tài)采集單元：由主函數(shù)循環(huán)調(diào)用，每循環(huán)一次對設(shè)備的工作狀態(tài)采集一次，如果設(shè)備工作狀態(tài)發(fā)生變化時給予顯示更新處理。

(3) 控制單元：控制單元的輸入命令來源有兩路，一路來自鍵盤輸入，另一路來自上位機輸入，如果命令正確并且監(jiān)控模式在對應(yīng)的方式下，執(zhí)行命令對設(shè)備進行相應(yīng)的控制或參數(shù)的設(shè)置，執(zhí)行成功或條件不滿足均結(jié)束此流程。其中的ALC功率調(diào)整程序流程圖如圖5所示。閉環(huán)控制系統(tǒng)在每次設(shè)置功率后，將事先校準(zhǔn)的設(shè)置功率換算電壓作為控制基準(zhǔn)電壓與輸出功率耦合后反饋的檢波電壓反復(fù)比較，不斷細調(diào)壓控電壓，使輸出功率逐步趨近并持續(xù)穩(wěn)定在設(shè)置功率上。

圖5 ALC功率調(diào)整程序流程圖

Ps：設(shè)置功率（W）;

FIX：功率耦合器固有衰減（dB）;

VPin：基準(zhǔn)輸出功率檢波電壓（mV）;

VPout：實際輸出功率檢波電壓（mV）;

V:DA輸出壓控調(diào)整電壓（mV）;

Vbase：壓控調(diào)整最小步進電壓（mV）;

n：電壓調(diào)整次數(shù)（Vbase，n根據(jù)實際聯(lián)調(diào)情況確定）。

(4) 參數(shù)顯示單元：主要完成液晶顯示模塊的初始化、清屏、對坐標(biāo)位置顯示參數(shù)等功能。

(5) 鍵盤處理單元：接收面板小鍵盤的輸入，包括控制命令、參數(shù)設(shè)置、光標(biāo)移動、翻屏等操作命令；當(dāng)任一按鍵動作產(chǎn)生時，軟件采用外部中斷方式來獲取，對輸入的命令均進行參數(shù)合法性檢查，執(zhí)行正確的命令及參數(shù)。

(6) 網(wǎng)絡(luò)通信處理單元：具備與上位機軟件的網(wǎng)絡(luò)通信功能，接收命令類型有兩種：一種是查詢命令，當(dāng)接收到此命令時，向上位機上報當(dāng)前的設(shè)備工作狀態(tài)；另一種命令是參數(shù)控制命令，當(dāng)接收到此命令時，按照正確的參數(shù)格式要求對設(shè)備進行相應(yīng)的參數(shù)配置和狀態(tài)控制，無論是否控制成功都要按約定格式給予上位機對應(yīng)的響應(yīng)。

將編寫好的模塊經(jīng)編譯器進行編譯，生成目標(biāo)文件，通過IDE軟件將程序燒寫到FPGA硬件中，最終完成設(shè)計。

4 結(jié)語

本文提供的設(shè)計方法可以兼容多種常用硬件接口，具有高度通用性，只需要對部分軟件進行修改，就能夠適用于大部分嵌入式應(yīng)用場景，節(jié)約了開發(fā)成本，對同類型產(chǎn)品設(shè)計具有一定的參考價值。該設(shè)計已在本單位評審?fù)ㄟ^納入共用模塊管理，它不僅在高功放系統(tǒng)上得到廣泛應(yīng)用，還在S/X/KA頻段跟蹤接收機、導(dǎo)頻接收機等多個工程項目中使用，經(jīng)過現(xiàn)場常年使用驗證，其性能穩(wěn)定可靠，效果優(yōu)秀。