余 甜，王志斌，景 寧

（1.中北大學(xué) 儀器與電子學(xué)院，山西太原 030051；2.中北大學(xué)微系統(tǒng)集成研究中心，山西太原 030051；3.中北大學(xué)信息與通信工程學(xué)院，山西太原 030051）

該文提出的垂直放大系統(tǒng)采用運(yùn)算放大器、數(shù)模轉(zhuǎn)換器和高精度電阻設(shè)計(jì)了數(shù)字程控垂直增益放大電路[1]，由FPGA接收上位機(jī)指令或者分析ADC采集數(shù)據(jù)的大小控制LTC2600 輸出不同的電壓來(lái)實(shí)現(xiàn)對(duì)垂直系統(tǒng)0.5、1、2、5、10、20、50倍放大倍數(shù)的調(diào)節(jié)[2]，對(duì)應(yīng)于上位機(jī)垂直系統(tǒng)調(diào)節(jié)范圍1～100 mV/div 中的七個(gè)檔位[3]，相鄰的放大倍數(shù)調(diào)節(jié)按照1、2、5倍放大倍數(shù)互相變換[4]，具有更全面的覆蓋范圍，以保證ADC位數(shù)盡量多的被使用，使得上位機(jī)恢復(fù)的波形更加精確[5]。

1 垂直增益放大電路工作原理

1.1 順序等效取樣原理

垂直增益放大電路作為取樣示波器波形重構(gòu)的重要組成部分，其工作原理如圖1 所示。在被測(cè)信號(hào)與觸發(fā)信號(hào)同步的基礎(chǔ)上，精密時(shí)基模塊在觸發(fā)信號(hào)的驅(qū)動(dòng)下每次觸發(fā)都會(huì)延時(shí)相同的時(shí)間產(chǎn)生取樣脈沖對(duì)被測(cè)信號(hào)進(jìn)行取樣處理[6]，同時(shí)產(chǎn)生同步采樣時(shí)鐘驅(qū)動(dòng)垂直增益放大電路的模數(shù)轉(zhuǎn)換模塊進(jìn)行取樣采集[7]，每個(gè)取樣點(diǎn)分別取自被測(cè)信號(hào)波形的不同位置上，若干取樣點(diǎn)組成一個(gè)周期，就可以在上位機(jī)直接重構(gòu)出被測(cè)信號(hào)，重構(gòu)信號(hào)的頻率計(jì)算如式（1）所示：

圖1 順序等效取樣原理

1.2 同相比例運(yùn)算電路

該設(shè)計(jì)的垂直增益放大電路基于同相比例運(yùn)算電路的原理進(jìn)行設(shè)計(jì)[8]，電路如圖2 所示，輸入信號(hào)Vin加在運(yùn)算放大器的同相輸入端，輸出信號(hào)Vout經(jīng)過(guò)一個(gè)電阻R2加在運(yùn)算放大器的反向輸入端，形成負(fù)反饋。由于理想的運(yùn)算放大器的凈輸入電流為0，所以Ip=In=0，I1=I2。同時(shí)由于運(yùn)算放大器的同相和反相輸入端虛短路，同相輸入端的電壓與反相輸入端的電壓相同，即可以計(jì)算出輸出電壓Vout與輸入電壓Vin的運(yùn)算關(guān)系：

圖2 同相比例運(yùn)算電路

由式（2）可知，同相比例運(yùn)算電路的電壓增益放大倍數(shù)取決于R1+R2和R2之比，通過(guò)選擇不同大小的高精度的電阻搭建同相比例運(yùn)算電路，就可以實(shí)現(xiàn)信號(hào)的放大、縮小或者保持不變[9]。

2 垂直增益放大電路設(shè)計(jì)

文中硬件系統(tǒng)包括五部分：數(shù)字控制垂直增益放大電路、數(shù)模轉(zhuǎn)換電路、數(shù)據(jù)采集電路、數(shù)據(jù)存儲(chǔ)電路和USB2.0 數(shù)據(jù)傳輸電路。硬件系統(tǒng)設(shè)計(jì)框圖如圖3 所示。

圖3 硬件系統(tǒng)設(shè)計(jì)

2.1 數(shù)字控制垂直增益放大電路

數(shù)字控制垂直增益放大電路設(shè)計(jì)由集成運(yùn)放AD8512、AD8672、可變?cè)鲆娣糯笃鰽D603 和精度為0.1%的貼片電阻搭建而成。FPGA 采用Alter 公司的EP4CE22FC8N 芯片，用于通過(guò)控制數(shù)模轉(zhuǎn)換LTC2600 輸出電壓來(lái)改變垂直增益放大電路的放大倍數(shù)，同時(shí)控制數(shù)據(jù)的采集和存儲(chǔ)并使用USB2.0 將處理后的數(shù)據(jù)傳給上位機(jī)[10]。

圖4 所示為數(shù)字控制垂直增益放大電路原理，U1、U2 與R8、R10、R11、R13、R14、R16、R17、R18構(gòu)成輸入級(jí)同相比例運(yùn)算電路，取樣器輸出中頻信號(hào)為CH1_IN，VOUTB 與數(shù)模轉(zhuǎn)換芯片LTC2600 輸出相連，由FPGA 控制LTC2600 對(duì)中頻信號(hào)的偏置進(jìn)行調(diào)節(jié)，并將輸入信號(hào)的幅度衰減10 倍以滿足AD603 的輸入范圍[11]。U3 與R1、R3、R4、R7、R15、C1、C3、C4構(gòu)成第二級(jí)同相運(yùn)放增益調(diào)節(jié)電路，VOUTA 與數(shù)模轉(zhuǎn)換芯片LTC2600 輸出相連，通過(guò)改變VOUTA 的電壓來(lái)改變GPOS 和GNEG 的引腳電壓差，即可改變可變?cè)鲆娣糯笃鰽D603 的增益。輸出級(jí)由U4 與R2、R5、R9、R12、C2構(gòu)成同相固定增益放大電路，負(fù)責(zé)將AD603輸出的信號(hào)放大5 倍，并輸出給AD7367 數(shù)據(jù)采集模塊[12]。

圖4 數(shù)字控制垂直增益放大電路

可變?cè)鲆娣糯笃鰽D603 的增益為0～40 dB，通過(guò)FPGA 控制LTC2600 調(diào)節(jié)AD603 的增益，鑒于該設(shè)計(jì)垂直增益放大電路采用125 比例放大，故采用其中的七種增益放大倍數(shù)。前級(jí)中頻電路取樣器每20 μs 取樣一次，取樣后的信號(hào)經(jīng)高阻積分電路、加法器和三級(jí)濾波電路的固定增益放大后輸出幅值范圍為-10～10 V，頻率為50 kHz 的中頻信號(hào)輸入垂直增益放大電路[13]，該設(shè)計(jì)電路增益帶寬為8 MHz，輸入幅值范圍為-12～12 V，滿足應(yīng)用要求。

2.2 數(shù)模轉(zhuǎn)換電路模塊

該設(shè)計(jì)中數(shù)模轉(zhuǎn)換電路使用LTC2600 調(diào)節(jié)垂直增益放大電路的增益倍數(shù)，LTC2600 的基準(zhǔn)電壓使用ADR02 輸出+5 V 參考電壓。上位機(jī)通過(guò)USB 發(fā)送16 位十六進(jìn)制數(shù)作為控制指令，由FPGA 讀取USB 中接收到的指令并識(shí)別上位機(jī)控制的通道以及所控制的通道的放大倍數(shù)從而控制LTC2600 所對(duì)應(yīng)通道的電壓，以實(shí)現(xiàn)雙通道放大倍數(shù)和偏置的控制。該文垂直系統(tǒng)幅值刻度調(diào)節(jié)范圍為1～100 mV/div，共有七個(gè)檔位，上位機(jī)垂直系統(tǒng)幅值刻度初始為100 mV/div，刻度值越大，放大倍數(shù)越小，具體對(duì)應(yīng)關(guān)系如表1所示。垂直系統(tǒng)偏置調(diào)節(jié)范圍為-500～500 mV，當(dāng)LTC2600 的B 或D 通道輸出電壓為0 V 時(shí)，偏置為-500 mV，當(dāng)B或D通道輸出電壓為2.5 V時(shí)，偏置為0 mV，當(dāng)B或D通道輸出電壓為5 V時(shí)，偏置為+500 mV。

表1 DAC數(shù)據(jù)字與放大倍數(shù)對(duì)應(yīng)關(guān)系

2.3 AD7367數(shù)據(jù)采集模塊

由FPGA 驅(qū)動(dòng)AD7367 數(shù)據(jù)采集模塊對(duì)垂直增益放大電路調(diào)理后的中頻信號(hào)進(jìn)行同步采集，精密時(shí)基模塊每隔20 μs 產(chǎn)生取樣脈沖對(duì)被測(cè)信號(hào)進(jìn)行取樣[14]，同時(shí)產(chǎn)生50 kHz 同步采樣脈沖驅(qū)動(dòng)AD7367的CNVST 信號(hào)開(kāi)啟模數(shù)轉(zhuǎn)換，采集取樣后的中頻信號(hào)[15]。當(dāng)BUSY 信號(hào)拉低產(chǎn)生下降沿，表示模數(shù)轉(zhuǎn)換完成，F(xiàn)PGA 檢測(cè)到BUSY 信號(hào)下降沿后拉低CS 使能信號(hào)，此時(shí)DOUT 數(shù)據(jù)線輸出第14 位數(shù)字信號(hào)，SCLK 信號(hào)下降沿更新DOUT 數(shù)據(jù)線上的數(shù)據(jù)，F(xiàn)PGA 產(chǎn)生14 個(gè)SCLK 信號(hào)并在SCLK 信號(hào)上升沿時(shí)讀取DOUT 數(shù)據(jù)線上的數(shù)字信號(hào)，直到讀取完最后一位數(shù)字信號(hào)后拉高CS 信號(hào)，DOUT 數(shù)據(jù)線回到高阻態(tài)并等待下一次數(shù)據(jù)轉(zhuǎn)換。

依據(jù)AD7367 的工作時(shí)序圖對(duì)其進(jìn)行仿真，仿真結(jié)果如圖5 所示。當(dāng)檢測(cè)到BUSY 信號(hào)的下降沿后，AD_cnt 開(kāi)始計(jì)數(shù)，線性序列機(jī)根據(jù)AD_cnt 的數(shù)值拉低CS 使能信號(hào)，并依次產(chǎn)生SCLK 信號(hào)讀取AD7367轉(zhuǎn)換完成的數(shù)字信號(hào)。最后，Tx_Done 拉高一個(gè)時(shí)鐘周期，代表傳輸結(jié)束，CS 使能信號(hào)拉高。FPGA 將模數(shù)轉(zhuǎn)換完成的數(shù)字信號(hào)分組存到SDRAM 中并通過(guò)USB2.0 發(fā)給上位機(jī)進(jìn)行波形重構(gòu)和分析。

圖5 AD7367工作仿真圖

3 實(shí)驗(yàn)驗(yàn)證與數(shù)據(jù)分析

3.1 上位機(jī)控制垂直增益放大電路階梯放大

上位機(jī)啟動(dòng)USB Control Center(USB 控制中心)，使用Control Center 將CY7C68013A 芯片配置為從設(shè)備FIFO 模式之后發(fā)送控制垂直增益放大電路階梯放大的邏輯電平指令，指令用8 位十六進(jìn)制數(shù)表示，邏輯指令更新到FPGA 后，由FPGA 識(shí)別指令然后配置LTC2600 從而實(shí)現(xiàn)對(duì)垂直增益放大電路進(jìn)行控制，實(shí)現(xiàn)階梯放大倍數(shù)。對(duì)其進(jìn)行板級(jí)驗(yàn)證，將輸入80 mV 的中頻取樣信號(hào)放大50 倍，信號(hào)經(jīng)垂直增益放大電路輸出幅值為4 V，如圖6 所示。其中，被測(cè)信號(hào)經(jīng)取樣、濾波、放大后其幅值信息存在于正弦包絡(luò)狀信號(hào)的峰值位置[16]，3 通道脈沖信號(hào)為同步取樣信號(hào)，頻率為50 kHz，脈沖信號(hào)的下降沿驅(qū)動(dòng)AD7367 對(duì)正弦包絡(luò)狀信號(hào)的峰值位置進(jìn)行采樣，上位機(jī)根據(jù)采集到的數(shù)據(jù)、時(shí)基刻度和采樣點(diǎn)數(shù)就可以重構(gòu)出被測(cè)信號(hào)的頻率和幅值。

圖6 80 mV中頻取樣信號(hào)放大50倍

3.2 上位機(jī)接收采集數(shù)據(jù)

為了驗(yàn)證垂直電壓增益自動(dòng)比例控制電路性能，將設(shè)計(jì)的硬件電路和精密時(shí)基電路、脈沖壓縮模塊、中頻濾波放大模塊進(jìn)行聯(lián)調(diào)測(cè)試，實(shí)驗(yàn)采用的射頻源為KEYSIGHT 的E8257D，示波器為ROHDE&SCHWARZ 的RTO2044 等儀器。

將整套硬件系統(tǒng)搭建好后，上位機(jī)設(shè)置精密時(shí)基模塊步進(jìn)延時(shí)為10 ps，取樣點(diǎn)數(shù)為64，總延時(shí)范圍為640 ps，每20 μs 產(chǎn)生一次取樣脈沖，總?cè)又芷跒? 280 μs。被測(cè)信號(hào)輸入2 GHz、200 mV 正弦信號(hào)，示波器測(cè)試波形如圖7 所示，示波器時(shí)基刻度為每格200 μs，其中正弦包絡(luò)狀信號(hào)為垂直增益放大后的取樣中頻信號(hào)，正弦包絡(luò)狀信號(hào)的峰值位置包含著被測(cè)信號(hào)取樣時(shí)的幅值信息，64 個(gè)正弦包絡(luò)狀信號(hào)依次組成2 GHz 被測(cè)信號(hào)。脈沖信號(hào)為同步取樣信號(hào)，頻率為50 kHz，脈沖信號(hào)的下降沿對(duì)應(yīng)著正弦包絡(luò)狀信號(hào)的峰值位置并對(duì)其進(jìn)行采樣，并由上位機(jī)根據(jù)每次產(chǎn)生取樣脈沖后的延時(shí)時(shí)間和采樣點(diǎn)數(shù)將被測(cè)信號(hào)重構(gòu)出來(lái)。

圖7 被測(cè)信號(hào)為2 GHz時(shí)重構(gòu)波形

同理，上位機(jī)設(shè)置精密時(shí)基模塊取樣點(diǎn)數(shù)為8 192。被測(cè)信號(hào)輸入5 GHz、200 mV 正弦信號(hào)，使用14 bit 兩通道高精度同步采樣ADC 芯片AD7367 對(duì)垂直增益放大電路的輸出的正弦包絡(luò)狀信號(hào)進(jìn)行采集，AD7367輸入范圍為-10～10 V，采集頻率為50 kHz，F(xiàn)PGA 讀取AD7367 轉(zhuǎn)化完成的數(shù)字信號(hào)并分組存入到相應(yīng)通道的FIFO 內(nèi)，當(dāng)FIFO 內(nèi)存儲(chǔ)的數(shù)據(jù)大于SDRAM 的突發(fā)長(zhǎng)度時(shí)，F(xiàn)PGA 讀取FIFO 內(nèi)的數(shù)據(jù)以突發(fā)寫(xiě)的方式將數(shù)據(jù)存入SDRAM 中，然后進(jìn)行相應(yīng)的處理之后通過(guò)USB2.0 將數(shù)據(jù)傳輸?shù)缴衔粰C(jī)。上位機(jī)對(duì)于上行數(shù)據(jù)進(jìn)行轉(zhuǎn)碼處理和波形重構(gòu)，其恢復(fù)波形如圖8 所示。

圖8 被測(cè)信號(hào)為5 GHz時(shí)重構(gòu)波形

4 結(jié)論

該文針對(duì)垂直電壓增益放大電路，使用FPGA控制垂直增益放大倍數(shù)、數(shù)據(jù)的采集與存儲(chǔ)和USB2.0 與上位機(jī)進(jìn)行雙向通信，通過(guò)上述實(shí)驗(yàn)驗(yàn)證和數(shù)據(jù)分析得知，垂直電壓增益放大電路的放大倍數(shù)誤差小于2%，且放大倍數(shù)采用1、2、5 比例放大，具有更全面的覆蓋范圍，以保證ADC 位數(shù)盡量多的被使用，使得上位機(jī)恢復(fù)的波形更加準(zhǔn)確。與此同時(shí)，F(xiàn)PGA 通過(guò)分析上位機(jī)指令靈活控制雙通道數(shù)據(jù)存儲(chǔ)長(zhǎng)度，每個(gè)通道的采樣點(diǎn)數(shù)為16～65 536 個(gè)，靈活的采樣率能夠根據(jù)不同情況捕獲不同長(zhǎng)度的波形，上位機(jī)能夠分析信號(hào)中微弱的抖動(dòng)或者毛刺信號(hào)，使得波形測(cè)試結(jié)果更加精確。