曹 勝，岳成平，高紅霞

(太原學院,山西 太原 030012)

0 引言

帶隙基準電壓源電路是LDO電源管理芯片的一個核心電路,其在DC-DC,A/D,D/A等集成電路中都有著廣泛的應用。目前,國內大部分IC市場都被國外知名半導體廠商占據(jù),如果能夠研發(fā)出性能足夠優(yōu)越的電源管理電路,意義重大。模擬電路包括電壓基準和電流基準,這種基準是直流量,它與電源和工藝參數(shù)的關系很小,但是和溫度的關系是確定的,會受到溫度的影響。例如在差分電路中就需要一個準確的基準電壓,因此基準電壓電路會影響到電路的電壓增益和噪聲,同時在A/D轉換器和D/A轉換器中也需要這樣的系統(tǒng)來精準確定其輸入和輸出的全程范圍[1]。所以產(chǎn)生基準的目的是建立一個與電源和工藝無關的,具有確定溫度特性的直流電壓和電流。

1 電路設計模塊

第一部分是最簡單的電源部分,我們的電源使用的是3 V的直流供電。

第二部分是零溫度系數(shù)電路設計。

3) 啟動模塊。啟動電路的設計主要是防止電路持續(xù)工作在零點而無法正常工作的情況發(fā)生。

4) 運算放大器。運算放大器采用折疊式共源共柵放大器,輸入采用PMOS差分對,目的是減少閃爍噪聲,從而降低低頻噪聲。運放輸入電壓連接三極管發(fā)射極的輸出,該值相對較小,因此PMOS能提高電壓余度,同時考慮到帶隙基準源啟動時,晶體三極管射極為低電平,PMOS能夠啟動運算放大器[2]。尾電流源采用核心電路電流鏡,寬長比設置為核心電路的一半,其次為了提高電源電壓抑制比引入了共源共柵結構。共源極和公共柵極結構可以增加從輸入到輸出的阻抗,從而提高整個電路的PSRR。當電路增加有共源極和共柵極結構時,電源信號VDD到輸出端的增益能力保持不變,但從輸入到輸出的增益能力Av提高了。電路中設計折疊共源共柵運放,左側采用電流源鏡像提供精確電流,最終輸出單端控制信號。

5) 輸出模塊,通過米勒補償電容輸出電壓值。通過以上設計得到設計原理圖如圖1。

圖1 帶隙基準源原理圖[3]

2 仿真結果

圖2是當T=300 k時候的電源電壓穩(wěn)定性仿真結果,表示帶隙基準源輸出電壓隨輸入電源電壓的變化曲線[4],當電源電壓大于1.3 V后,輸出電壓穩(wěn)定在1.211 V附近,幾乎保持不變,因此可以得出設計的帶隙基準源具有很好的電源電壓穩(wěn)定性。

圖2 電源電壓穩(wěn)定性仿真結果

圖3 溫度特性仿真結果

圖4 電源抑制比PSRR仿真結果

圖5是帶隙基準源輸出噪聲仿真結果。電壓基準源輸出的噪聲通常包括寬帶熱噪聲和窄帶1/f噪聲。寬帶噪聲可以通過簡單的RC濾波器有效去除。1/f是基準源內部固有低頻噪聲,一般和器件的內部特性有關,無法消除,一般在0.1～10 Hz之間定義。這里我們通過仿真工具噪聲分析主要噪聲來源電路設計,加大溝道長度以減少1/f閃爍噪聲。結果顯示低頻100 Hz時噪聲輸出為12.87 μV/sqrt(Hz),1 MHz時候噪聲輸出為325 nV/sqrt(Hz),仿真結果表示設計的基準源具有較低的噪聲輸出[6]。

圖5 基準源輸出噪聲仿真結果

其他參數(shù)的仿真結果包括時域仿真和功耗仿真。瞬態(tài)時域仿真結果表示基準源能夠在一定啟動時間后進入穩(wěn)定狀態(tài),輸出值為1.214 V?；鶞试挫o態(tài)電流仿真結果表示基準源空載情況下輸出電流約為30 μA,因此總功耗為0.09 mW左右,表明設計的電路功耗很低。

3 結果

表1 近年來不同結構帶隙基準電壓源性能指標對比

本文采用0.13 μm工藝設計了一種高PSRR,低溫度系數(shù)的帶隙基準源。在電路設計中采用共源共柵級聯(lián)結構實現(xiàn)運放主電路,提高輸出阻抗和PSRR,降低噪聲,仿真結果采用cadence軟件進行瞬態(tài)分析、電源抑制比仿真、溫度特性和噪聲特性仿真。結果顯示,基準源電路的電壓輸出穩(wěn)定為1.21 V,溫度系數(shù)為6.44 ppm/℃,電源抑制比為-90.25 dB,功耗為0.09 mW。相對于近年來其他研究成果來說,溫度系數(shù)性能更好,電源抑制比更低,能夠更好地應用于高精度電路領域。