崔海濤，張繼，陳玉蓉，胡偉波，李超潤

（1.南開大學(xué) 電子信息與光學(xué)工程學(xué)院，天津 300350；2.中國電子科技集團(tuán)公司第五十八研究所，江蘇 無錫 214063；3.北京大學(xué)深圳研究生院，廣東 深圳 518055）

0 引言

模擬數(shù)字轉(zhuǎn)換器(ADC)是信號鏈的核心器件，是溝通模擬信號與數(shù)字信號的橋梁。自然界中大部分信號都是時間連續(xù)、幅值連續(xù)的模擬信號，比如溫度、壓強(qiáng)、速度等。因為數(shù)字信號抑制噪聲的能力要強(qiáng)于模擬信號，并且方便計算機(jī)處理，所以在信號處理時，通常需要ADC 將連續(xù)的模擬信號轉(zhuǎn)換成離散的數(shù)字信號。ADC對芯片系統(tǒng)的整體性能起著決定性的影響，因此得到了學(xué)術(shù)界和工業(yè)界的極大關(guān)注[1]。ADC 有多個種類，如逐次逼近 型（SAR）[2-3]，∑-Δ型[4-5]，F(xiàn)lash型[6-7]等。其 中SAR ADC 的應(yīng)用范圍最廣，其通過對采樣信號進(jìn)行二次冪地逐次逼近，使ADC 內(nèi)部的數(shù)模轉(zhuǎn)換器 (DAC)產(chǎn)生的電壓逼近于采樣得到的信號，最終實現(xiàn)對采樣信號的量化。隨著SAR ADC 的發(fā)展，多種新的架構(gòu)被提出來[8-11]，這些新思想新技術(shù)極大促進(jìn)了ADC 的發(fā)展。傳統(tǒng)SAR ADC 的電容陣列是以二次冪的形式增長的，當(dāng)DAC 的位數(shù)較多時，最大電容的容值就會很大，該電容翻轉(zhuǎn)時所需要的穩(wěn)定時間較長，這不利于ADC 的快速轉(zhuǎn)換。此外，對于SAR ADC 而言，比較器的失調(diào)電壓直接體現(xiàn)在ADC 的輸出中，使ADC 的輸出相對輸入信號存在直流偏移。

針對上述問題，本文基于180 nm CMOS 工藝設(shè)計了一個10 bit 20 MS/s 采樣率的SAR ADC。該ADC 采用分段式電容陣列設(shè)計，縮短了量化過程中大電容翻轉(zhuǎn)后所需要的穩(wěn)定時間，提高了量化速度。本文還提出了一種新穎、高效的比較器校準(zhǔn)方法，有效降低了比較器的失調(diào)電壓，進(jìn)一步提高了ADC 的精度。此外，本文對不同結(jié)構(gòu)中電容翻轉(zhuǎn)后參考電壓的恢復(fù)時間進(jìn)行了建模分析，為分段式電容陣列對ADC 量化速度的提高提供了理論支持。本設(shè)計實際測試結(jié)果表明，在1.8 V 電源電壓，20 MS/s 采樣頻率下，該ADC 消耗了0.81 mW 的功耗，實現(xiàn)了58.24 dB 的信號噪聲失真比(SNDR) 。

1 一般的SAR ADC 整體結(jié)構(gòu)

傳統(tǒng)的SAR ADC[12]如圖1 所示，一般由DAC、比較器、采樣電路、邏輯控制電路組成，其原理是基于二進(jìn)制搜索算法進(jìn)行邏輯轉(zhuǎn)換。DAC 的類型一般有電容型、電阻型、電流型等，其中應(yīng)用最廣泛的是電容型DAC。其工作原理為，采樣電路將輸入信號保存在電容陣列中，邏輯電路根據(jù)比較器的結(jié)果從大到小地逐個控制電容下級板的開關(guān)接在VREF 或GND上，使DAC 中的電荷重新分配，DAC 產(chǎn)生的電壓逐次地逼近輸入信號，當(dāng)DAC 產(chǎn)生的電壓與輸入信號足夠接近時，DAC 的輸入數(shù)字碼即可看作輸入信號的數(shù)字碼。圖1 中電容左上角的數(shù)字N表示該電容由N個單位電容并聯(lián)組成，如圖1所示，傳統(tǒng)的SAR ADC 的DAC 是由呈二次冪遞增的電容陣列構(gòu)成。對于10 bit 的ADC 而言，其最大電容C9為最小電容C0的256倍，DAC 單側(cè)電容陣列的總電容值Ctot為512C0。

圖1 一般SAR ADC 結(jié)構(gòu)

如圖2 所示，參考源的簡單模型[13]由電壓為Vref0的理想源、輸出電阻Rout、去耦電容Cout組成。對于片內(nèi)參考源而言，受限于面積問題，一般Cout不能做得太大，同時，為了減輕電容翻轉(zhuǎn)時對VREF 的擾動，Cout也不能太小，此處取Cout的值為3Ctot。

圖2 電容翻轉(zhuǎn)后VREF 恢復(fù)示意圖

當(dāng)最大電容C9的下級板由GND 接到VREF時，如圖2 所示，由于短時間從VREF 抽取了很大電流，導(dǎo)致VREF 的電壓Vref下降了一個Vdrop電壓：

隨后Vref需要經(jīng)過tsettling時間恢復(fù)到足夠接近Vref0，比較器才能進(jìn)行下一周期比較，以避免結(jié)果出錯。一般需要恢復(fù)到Vref與Vref0的差值小于1/4 個LSB，即：

在恢復(fù)過程中，根據(jù)一階RC 充放電模型，Vref隨時間的變化可以表示為：

將式(1)、式(3)帶入式(2)中解得：

雖然只有當(dāng)最大電容翻轉(zhuǎn)時Vref才需要如此長的時間恢復(fù)，但是由于很難分別控制每一個比較器周期的長度，實際上只能為每一個電容的翻轉(zhuǎn)都留出大于tsettling的時間以供Vref恢復(fù)，這顯著降低了ADC 的量化速度。

2 改進(jìn)的系統(tǒng)

2.1 CDAC 結(jié)構(gòu)和工作原理

如圖3 所示，本ADC 的DAC 是在傳統(tǒng)結(jié)構(gòu)的基礎(chǔ)上，用連接開關(guān)將10 bit 的 DAC 分成4 bit 的MDAC 和6 bit 的LDAC。若將LDAC 整體看為尾電容，則電容CM5、CM4、CM3、CM2、CM1、LDAC 將組成一個ADC。同理，若將(CL1+CL0)看作尾電容，則CL5、CL4、CL3、CL2、(CL1+CL0)可組成一個ADC，且其電容比例滿足式（6）：

圖3 本文的DAC 結(jié)構(gòu)

這說明，對于這兩個ADC 而言，量化相同的信號，其對應(yīng)電容的翻轉(zhuǎn)方式是相同的。因此，如圖4 所示，MDAC 和LDAC 同時采樣后，連接開關(guān)斷開，LDAC 作為一個ADC 開始工作，進(jìn)行第一階段量化，在量化出4 bit 的數(shù)據(jù)后，即CL5、CL4、CL3、CL2完成翻轉(zhuǎn)后，將CL5、CL4、CL3、CL2的結(jié)果對應(yīng)地復(fù)制給CM5、CM4、CM3、CM2，隨后LDAC 復(fù)位，這時，整個電路的狀態(tài)與MDAC 和LDAC 合并作為10 bit ADC 量化出4 bit 結(jié)果后的狀態(tài)是完全等價的。即圖4 中上下兩個ADC 在圖示狀態(tài)時是完全等價的。此后LDAC 作為低位6 bit 電容進(jìn)行第二階段的量化，再量化出6 bit 數(shù)據(jù)。實際上，對于這種分段式電容陣列而言，其電容陣列并不一定需要二次冪分布，只需滿足式(6)，即可按照上述方式工作。

圖4 新結(jié)構(gòu)在完成翻轉(zhuǎn)結(jié)果復(fù)制及復(fù)位后與傳統(tǒng)結(jié)構(gòu)的等價性

在這種結(jié)構(gòu)下，最大的Vdrop在第一階段量化CL5翻轉(zhuǎn)時產(chǎn)生，有：

帶入式(2)得：

可見新結(jié)構(gòu)VREF 的穩(wěn)定時間只有傳統(tǒng)結(jié)構(gòu)的55%，此種結(jié)構(gòu)的每個電容翻轉(zhuǎn)后VREF 所需的穩(wěn)定時間大大減少了，從而加快了ADC 的量化速度。

2.2 工作時序

如圖5 所示，ADC 上電后先進(jìn)行比較器的一次性校準(zhǔn)，隨后開始正常的采樣-量化周期。在采樣階段，采樣開關(guān)和連接開關(guān)均閉合，MDAC 和LDAC 同時對輸入信號進(jìn)行采樣。采樣階段結(jié)束后，采樣開關(guān)先斷開，隨后連接開關(guān)斷開，LDAC 開始進(jìn)行第一階段量化，在4 個比較器周期后，輸出4 bit 數(shù)據(jù)，電容CL5、CL4、CL3、CL2完成翻轉(zhuǎn)，第一階段量化結(jié)束。隨后連接開關(guān)閉合，將CL5、CL4、CL3、CL2的結(jié)果對應(yīng)地復(fù)制給CM5、CM4、CM3、CM2，隨后LDAC 復(fù)位，待電荷重新分配完成、VREF 恢復(fù)后，開始第二階段量化。此時，MDAC 和LDAC 作為一個整體，且電容CM5、CM4、CM3、CM2已經(jīng)翻轉(zhuǎn)完成，由LDAC 再次根據(jù)比較器的結(jié)果進(jìn)行翻轉(zhuǎn)，得到剩下的6 bit 數(shù)據(jù)。

圖5 ADC 工作時序

2.3 比較器及校準(zhǔn)

比較器是ADC 的核心模塊，對于高速ADC 而言，比較器在較短時間內(nèi)得出比較結(jié)果對于速度的影響是至關(guān)重要的。因此本設(shè)計采用了一種將第二級latch 電路的輸入對管放在反饋回路中的設(shè)計，以增加比較器的速度。

本設(shè)計采用的比較器結(jié)構(gòu)如圖6 所示，CLK 下降沿比較器對輸入信號進(jìn)行比較，當(dāng)VIP＞VIN時，輸出OUTP 為高電平，OUTN 為低電平，當(dāng)VIP＜VIN時，輸出OUTP 為低電平，OUTN 為高電平。CLK 高電平比較器復(fù)位，OUTP 和OUTN 均為高電平，電路電流為零。MP1和MN1 是一個反相器，用于將時鐘信號CLK 反向，以控制其他MOS 管。MP2 管在CLK 下降沿到來時為輸入對管提供電流，第一級放大器工作，當(dāng)CLK 為高電平時，該MOS 管截止以降低功耗。MP3 和MP4 是整個放大器的輸入對管，負(fù)責(zé)將輸入的差分信號放大。MN2 和MN3 是第一級放大器的負(fù)載對管，其柵極接CLK 信號，CLK 低電平時截止，作為MP1 和MP2 的輸出負(fù)載進(jìn)行工作，CLK 為高電平時，MN2 和MN3 導(dǎo)通，將DIP、DIN拉到低電平使MN4 和MN5 截止，從而切斷第二級latch電路的上拉和下拉。MP5 和MP8 是復(fù)位上拉對管，其柵極接時鐘的反相信號CLKB，使得當(dāng)CLK 處于高電平（CLKB 低電平）時，這兩個MOS 管導(dǎo)通，將輸出拉至OUTP=OUTN=VDD 的狀態(tài)。MP6 和MP7 是第二級latch 電路的正反饋上拉對管，在CLK 下降沿到來時將OUTP 和OUTN 中較高的電壓拉至VDD。MN4 和MN6是第二級latch 電路輸入對管，將第一級放大器的輸出，經(jīng)過進(jìn)一步放大后，由正反饋回路進(jìn)行處理。MN7和MN10 是第二級latch 電路的正反饋下拉對管，在CLK 下降沿到來時通過MN4 和MN6 將OUTP 和OUTN 中較低的電壓拉至VSS。MN6 和MN11 是復(fù)位下拉對管，其柵極接時鐘信號CLK，當(dāng)CLK 處于高電平時，這兩個MOS管導(dǎo)通將MN4 和MN5 的源極電壓拉到VSS。MN8、MN9 和MN12、MN13 是用于校 準(zhǔn)Offset 的輔助正反饋下拉管,通過調(diào)整MN9 和MN13 的柵極電壓，來調(diào)整latch 電路中P 端和N 端的下拉能力，進(jìn)而將比較器自身的輸入失調(diào)電壓補(bǔ)償?shù)簟?/p>

圖6 比較器及其校準(zhǔn)電路

校準(zhǔn)的工作過程如圖7 所示。

圖7 比較器校準(zhǔn)方案流程圖

比較器校準(zhǔn)前后的輸入失調(diào)電壓如圖8 所示，校準(zhǔn)前輸入失調(diào)電壓的標(biāo)準(zhǔn)差為5.59 mV，校準(zhǔn)后只有145 μV，可見本文所提出的校準(zhǔn)方法能顯著降低比較器的輸入失調(diào)電壓。

圖8 一次性校準(zhǔn)前(上圖)后(下圖)的比較器失調(diào)電壓分布圖

3 測試結(jié)果

本文所設(shè)計的ADC 應(yīng)用180 nm CMOS 工藝制造，核心電路面積0.213 5 mm2，芯片照片如圖9 所示。測試時供電電壓1.8 V，輸入差分信號-1.2～1.2 V，采樣頻率為20 MS/s，功耗為0.81 mW。

圖9 芯片顯微照片

圖10 為ADC 對5 MHz 正弦信號采樣結(jié)果的FFT 頻譜，可以看到對該頻率的信號實現(xiàn)了55.2 dB 的SNDR。圖11 為不同輸入信號頻率下SNDR 的曲線圖，可以看到該ADC 對500 kHz 信號采樣的SNDR 達(dá)到了58.24 dB，對奈奎斯特頻帶信號采樣的SNDR 達(dá)到了53.37 dB。如圖12 所示，本設(shè)計實現(xiàn)了-0.45～0.3 LSB 的微分非線性和-1.30～0.76 LSB 的積分非線性。本設(shè)計與其他同類設(shè)計的性能對比如表 1 所示，考慮到本設(shè)計是基于180 nm工藝設(shè)計制造的，其性能基本上達(dá)到了此類轉(zhuǎn)換器的前沿水平。

圖10 對5 MHz 信號采樣的頻譜特性

圖11 SNDR 隨輸入信號頻率變化

圖12 ADC 的靜態(tài)特性

4 結(jié)論

本文基于180 nm CMOS 工藝設(shè)計了一個10 Bit 20 MS/s 采樣率的SAR ADC，詳細(xì)介紹了該ADC 中所采用的分段式電容陣列的原理及工作過程，并對不同結(jié)構(gòu)中電容翻轉(zhuǎn)后參考電壓的恢復(fù)時間進(jìn)行了建模分析。此外，本文還提出了一種高效的比較器校準(zhǔn)方法，并對其校準(zhǔn)的效果進(jìn)行了仿真驗證。ADC 的實際測試結(jié)果表明，在1.8 V 電源電壓，20 MS/s 采樣頻率下，該ADC 消耗了0.81 mW 的功耗，達(dá)到了58.24 dB 的信號噪聲失真比(SNDR)，基本上達(dá)到了此類ADC 的前沿水平。

表1 本設(shè)計與其他同類設(shè)計的對比