摘 要：隨著衛(wèi)星通信與地面無線通信的發(fā)展，通信系統(tǒng)頻譜共用問題日益突出。傳統(tǒng)擴(kuò)頻方法通常將外部干擾視作均勻功率譜信號(hào)，但此類方法對(duì)衛(wèi)星通信頻譜的利用尚不充分。采用信號(hào)功率譜特征與干擾信號(hào)功率譜特征互補(bǔ)塑形的特征擴(kuò)頻系統(tǒng)，更符合實(shí)際衛(wèi)星通信中噪聲頻譜非均勻和小信噪比（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ Ｒａｔｉｏ，ＳＮＲ）的情況。設(shè)計(jì)了特征擴(kuò)頻的擴(kuò)頻與解擴(kuò)方案的現(xiàn)場(chǎng)可編程門陣列（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ，ＦＰＧＡ）實(shí)現(xiàn)，借助成型的四相相移鍵控（Ｑｕａｄｒａｔｕｒｅ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ，ＱＰＳＫ）通信鏈路，嵌入特征擴(kuò)頻模塊對(duì)ＱＰＳＫ 調(diào)制后的信號(hào)進(jìn)行擴(kuò)頻幅度調(diào)制。在ＦＰＧＡ 上實(shí)現(xiàn)了該方案，驗(yàn)證所完成的系統(tǒng)在發(fā)送端能正確對(duì)數(shù)據(jù)進(jìn)行擴(kuò)頻處理，在接收端能識(shí)別擴(kuò)頻后的信號(hào)，并正確解析出來。該研究的結(jié)論有助于現(xiàn)代衛(wèi)星通信中業(yè)務(wù)數(shù)據(jù)實(shí)現(xiàn)小信噪比和低誤碼率（Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ，ＢＥＲ）傳輸。

關(guān)鍵詞：衛(wèi)星通信；特征擴(kuò)頻；現(xiàn)場(chǎng)可編程門陣列；四相相移鍵控通信鏈路

中圖分類號(hào)：ＴＮ９１４． ４２ 文獻(xiàn)標(biāo)志碼：Ａ 開放科學(xué)（資源服務(wù)）標(biāo)識(shí)碼（ＯＳＩＤ）：

文章編號(hào)：１００３－３１１４（２０２４）０４－０６８１－０７

０ 引言

擴(kuò)頻通信技術(shù)通過注入一個(gè)更高頻的信號(hào)將發(fā)射信號(hào)的能量擴(kuò)展到一個(gè)更寬的頻帶內(nèi)，能實(shí)現(xiàn)信號(hào)功率低于噪聲的傳輸。傳統(tǒng)的直接擴(kuò)頻技術(shù)采用偽隨機(jī)序列進(jìn)行擴(kuò)頻，更適應(yīng)環(huán)境噪聲為白噪聲的情況；而在衛(wèi)星通信中，由于通信系統(tǒng)的廣覆蓋特性，在其工作帶寬內(nèi)，有些地面通信系統(tǒng)的基站或者終端會(huì)不可避免地位于衛(wèi)星通信系統(tǒng)的波束覆蓋范圍內(nèi)，帶來系統(tǒng)外的非協(xié)助同頻干擾［１－２］。譬如在工作帶寬位于特高頻頻段內(nèi)的美軍移動(dòng)用戶目標(biāo)系統(tǒng)，廣泛受到包括視距通信、雷達(dá)、無線電導(dǎo)航和商用電視廣播［３］等地面通信業(yè)務(wù)的復(fù)雜干擾。多項(xiàng)調(diào)查表明［４－５］，受到地面系統(tǒng)的共存干擾影響會(huì)使衛(wèi)星系統(tǒng)的頻譜利用效率受到可見的衰減。同時(shí)由于同頻干擾的存在，傳輸信道不再是加性高斯白噪聲信道，使用偽隨機(jī)序列進(jìn)行直接擴(kuò)頻得到的處理增益不足以降低或消除呈有色譜的系統(tǒng)外干擾的影響。因此，打破傳統(tǒng)靜態(tài)頻率劃分的現(xiàn)狀，以頻譜資源利用率最大化為目標(biāo)，使用信號(hào)處理手段對(duì)頻譜共用的系統(tǒng)進(jìn)行適應(yīng)性信號(hào)設(shè)計(jì)，是提高現(xiàn)有頻譜資源利用效率的有效手段之一［６］。

現(xiàn)有實(shí)現(xiàn)多種業(yè)務(wù)頻譜共存的關(guān)鍵技術(shù)主要分為靜態(tài)和動(dòng)態(tài)兩大類技術(shù)手段。一類是以干擾管理思想為基礎(chǔ)的靜態(tài)頻譜共存手段，基本方法是通過聯(lián)合調(diào)整信道間隔和分布距離指標(biāo)，以保證不同系統(tǒng)之間的相互干擾最?。郏罚福?。另一類實(shí)現(xiàn)多種業(yè)務(wù)頻譜共存共用的關(guān)鍵技術(shù)為動(dòng)態(tài)頻譜共存手段。在有限的頻譜資源條件下，認(rèn)知無線電［９－１１］通信是實(shí)現(xiàn)多種業(yè)務(wù)的頻譜共存共用、提高頻譜利用效率的一種有效動(dòng)態(tài)頻譜管理手段，被廣泛應(yīng)用于實(shí)現(xiàn)相同頻段內(nèi)多種業(yè)務(wù)的頻譜共存共用［１２］。

基于認(rèn)知無線電，文獻(xiàn)［１３－１４］提出了一套特征擴(kuò)頻序列的設(shè)計(jì)方法，借助矩陣分析和信號(hào)分析處理方法，計(jì)算干擾噪聲信號(hào)協(xié)方差矩陣的特征向量，適應(yīng)性調(diào)整擴(kuò)頻序列，設(shè)計(jì)得到功率譜特征和環(huán)境干擾信號(hào)功率譜互補(bǔ)塑形的碼分多址衛(wèi)星通信系統(tǒng)。目前對(duì)直接序列擴(kuò)頻的現(xiàn)場(chǎng)可編程門陣列（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ，ＦＰＧＡ）硬件實(shí)現(xiàn)已有大量工作［１５－２０］，但是對(duì)特征擴(kuò)頻的研究?jī)H限于理論分析與軟件級(jí)別仿真，尚未有關(guān)于特征擴(kuò)頻的ＦＰＧＡ 硬件實(shí)現(xiàn)與實(shí)際性能檢測(cè)。由此，本設(shè)計(jì)提出并完成了特征擴(kuò)頻碼分多址擴(kuò)頻與解擴(kuò)方案的ＦＰＧＡ 實(shí)現(xiàn)，并完成基于ＦＰＧＡ 硬件級(jí)別性能測(cè)試。基于ＦＰＧＡ 的全數(shù)字化通信鏈路，以其可編程門陣列為核心，編程方便快捷，能在較短開發(fā)周期內(nèi)可靠的對(duì)特征擴(kuò)頻系統(tǒng)進(jìn)行調(diào)試仿真與硬件測(cè)試。

１ 特征擴(kuò)頻序列設(shè)計(jì)

１． １ 系統(tǒng)模型

對(duì)于傳統(tǒng)的直接序列碼分多址接入，用戶采用ｍ 位的擴(kuò)頻序列Ｓ ＝ ［ｓ１，ｓ２，…，ｓｍ］進(jìn)行擴(kuò)頻的結(jié)果為ｘｋ ＝ｂｋＳ，ｂｋ 表示用戶發(fā)送的第ｋ 個(gè)信息比特經(jīng)過相移鍵控調(diào)制后基帶信號(hào)的采樣點(diǎn)幅度值，擴(kuò)頻的作用表現(xiàn)為將一個(gè)采樣點(diǎn)擴(kuò)充成ｍ 的采樣點(diǎn)，符號(hào)速率乘以ｍ 倍，帶寬擴(kuò)展為ｍ 倍。

假設(shè)在接收端接收到的信號(hào)為：

ｙｋ ＝Ａｋ ｘｋ ＋ｎｋ ＋ｖｋ， （１）

式中：Ａｋ 表示傳輸?shù)男诺浪p因子，ｎｋ 表示第ｋ 個(gè)符號(hào)周期內(nèi)均值為０、方差為σ２ 白噪聲信號(hào)，ｖｋ 表示第ｋ 個(gè)符號(hào)周期內(nèi)來自系統(tǒng)外的干擾噪聲。在接收端使用碼片級(jí)匹配濾波可得第ｋ 個(gè)符號(hào)周期的接收序列為：

ｙ′ｋ ＝ＳＨ（Ａｋ ｘｋ ＋ｎｋ ＋ｖｋ）＝ Ａｋ ｂｋ ＳＨ Ｓ＋ＳＨ ｎｋ ＋ＳＨ ｖｋ。（２）

當(dāng)存在外部干擾信號(hào)ｖ 時(shí)，衡量系統(tǒng)性能的重要指標(biāo)的信干噪比（Ｓｉｇｎａｌ ｔｏ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｐｌｕｓ Ｎｏｉｓｅ"Ｒａｔｉｏ，ＳＩＮＲ）為：

ＳＩＮＲｋ ＝ Ａｋ Ｐｋ ｂｋ ＳＨ Ｓ/σ２ ＳＨ Ｓ＋ＳＨ ＲＳ， （３）

式中：Ｐｋ 表示用戶每信息比特的功率，Ｒ 為干擾信號(hào)或色噪聲的協(xié)方差矩陣，在給定高斯白噪聲的情況下，則需要最大化信干比。

１． ２ 最優(yōu)問題的求解

根據(jù)上節(jié)提出的最優(yōu)問題，使用拉格朗日乘子法構(gòu)造代價(jià)函數(shù)：

Ｊ＝ＳＨ ＲＳ＋λ（１－ＳＨ Ｓ）＋μ ＳＨ Ｓ。（４）

令代價(jià)函數(shù)Ｊ 對(duì)變量Ｓ 的偏導(dǎo)為零，得優(yōu)化問題的最優(yōu)條件為：

擴(kuò)頻序列Ｓ 與噪聲協(xié)方差矩陣的特征向量間具有相似的性質(zhì)，當(dāng)使用最小特征值對(duì)應(yīng)的特征向量作為特征擴(kuò)頻序列，使ＳＨＲＳ＝λ 取得最小值，實(shí)現(xiàn)信干比與ＳＩＮＲ 的最大化。

１． ３ 特征擴(kuò)頻序列設(shè)計(jì)方法

干擾信號(hào)的協(xié)方差矩陣Ｒ 可以通過在接收端對(duì)系統(tǒng)外噪聲進(jìn)行采樣并計(jì)算得到，采樣序列通過衛(wèi)星轉(zhuǎn)發(fā)器放大并轉(zhuǎn)發(fā)至衛(wèi)星地面站，在地面站獲得采樣值并完成特征擴(kuò)頻序列的計(jì)算，再發(fā)送到衛(wèi)星上實(shí)現(xiàn)擴(kuò)頻與解擴(kuò)序列的同步。

假設(shè)Ｍ 為任意數(shù)，Ｎ 為擴(kuò)頻序列長(zhǎng)度，?。停荆?，總共需要ＭＮ 個(gè)噪聲信號(hào)采樣值，并構(gòu)成Ｍ 個(gè)采樣值向量：

噪聲矩陣ｉ ＝ ［ｉ１，ｉ２，…，ｉｍ ］對(duì)應(yīng)的協(xié)方差矩陣為：

對(duì)實(shí)對(duì)稱協(xié)方差矩陣Ｒ 進(jìn)行特征值分解：

為了適應(yīng)ＦＰＧＡ 的數(shù)字運(yùn)算，取得最小特征值λｍｉｎ 所對(duì)應(yīng)的特征向量ｕｍｉｎ 后，需要對(duì)ｕｍｉｎ 進(jìn)行量化，量化的比特?cái)?shù)越多，系統(tǒng)在相同信噪比（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ Ｒａｔｉｏ，ＳＮＲ）下的性能越好。在本設(shè)計(jì)中，取８ ｂｉｔ 量化，即將特征向量的元素量化到［－１２７，１２７］，再進(jìn)行擴(kuò)頻解擴(kuò)處理。圖１ 為８ ｂｉｔ 量化６４ 位擴(kuò)頻系統(tǒng)在不同ＳＮＲ 下誤碼率（Ｂｉｔ ＥｒｒｏｒＲａｔｅ，ＢＥＲ）的比較。

２ 特征擴(kuò)頻通信鏈路設(shè)計(jì)思路

擴(kuò)頻或特征擴(kuò)頻都是利用高速率的擴(kuò)頻序列在發(fā)射端擴(kuò)展信號(hào)的頻譜，擴(kuò)頻原理如圖２ 所示，根據(jù)信息比特“１”或“０”控制擴(kuò)頻的序列是否乘以－１，而在接收端用相同的擴(kuò)頻序列進(jìn)行解擴(kuò)即同步相乘求和，通過求和結(jié)果的符號(hào)來判斷比特“１”或“０”。其核心思想均為提升碼元發(fā)送速率的同時(shí)不改變信息發(fā)送的速率，提升的帶寬中便能放入大量的冗余，用多位的擴(kuò)頻碼去估計(jì)一位的數(shù)據(jù)，用于實(shí)現(xiàn)低ＳＮＲ下的數(shù)據(jù)通信。

２． １ 通信鏈路工作原理與邏輯

發(fā)送機(jī)流程如圖３ 所示，從通信發(fā)送機(jī)開始，ＦＰＧＡ 通過函數(shù)從上位機(jī)獲取到要發(fā)送的數(shù)據(jù)，數(shù)據(jù)以１６ 位二進(jìn)制數(shù)表示，即２ Ｂｙｔｅ。數(shù)據(jù)會(huì)先存儲(chǔ)到ＦＰＧＡ 中分配好的隨機(jī)存取存儲(chǔ)器（ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ，ＲＡＭ）內(nèi)，同時(shí)發(fā)送機(jī)內(nèi)另一模塊會(huì)循環(huán)檢測(cè)當(dāng)前是否滿足發(fā)送的條件，當(dāng)滿足條件后，組幀模塊會(huì)向ＲＡＭ 控制模塊發(fā)送命令，將數(shù)據(jù)讀取出來，經(jīng)過信源編碼和交織并放入數(shù)據(jù)幀后會(huì)形成同相和正交兩路基帶信號(hào)，將送到有限脈沖響應(yīng)（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ，ＦＩＲ）數(shù)字濾波器模塊完成成型濾波與升采樣操作，通過ＳＰ －１００ 軟件無線電平臺(tái)上的ＦＰＧＡ 與ＡＤ９３６１ 芯片的物理連接，將處理好的兩路ＱＰＳＫ 信號(hào)送入ＡＤ９３６１ 芯片處理并發(fā)送到空間信道中。如圖２ 所示，發(fā)送機(jī)新增的擴(kuò)頻模塊位于組幀模塊與成型濾波器之間，擴(kuò)頻模塊將原本應(yīng)發(fā)送的ＱＰＳＫ 比特流數(shù)據(jù)，替換為經(jīng)過擴(kuò)頻調(diào)制的更高速率８ 位的幅度值數(shù)據(jù)，實(shí)現(xiàn)用擴(kuò)頻序列元素值作為參數(shù)，對(duì)原本ＱＰＳＫ 信號(hào)的調(diào)幅調(diào)制。

接收機(jī)流程如圖４ 所示，ＡＤ９３６１ 同時(shí)也能接收空間信道中的各種模擬信號(hào)，經(jīng)過簡(jiǎn)單的增益處理、濾波處理后，轉(zhuǎn)換成同相和正交兩路數(shù)字信號(hào)轉(zhuǎn)送給ＦＰＧＡ 上的通信接收機(jī)作進(jìn)一步處理。在非同步接收模式下，接收機(jī)會(huì)對(duì)收到的數(shù)字信號(hào)進(jìn)行降采樣與匹配濾波操作，根據(jù)鎖相環(huán)負(fù)反饋完成相偏估計(jì)與頻偏估計(jì)，并完成最優(yōu)情況下的基帶采樣，使用自同步法完成碼元同步，使接收端的碼元同步脈沖頻率和發(fā)送端的碼元速率相同，并使接收端在最佳接收時(shí)刻對(duì)接收碼元進(jìn)行抽樣判決。借助相關(guān)檢測(cè)法，對(duì)采樣接收到的碼元序列與本地固定序列做相關(guān)運(yùn)算，當(dāng)相關(guān)結(jié)果超過某個(gè)門限值后，認(rèn)為捕獲到了幀頭，解幀信息后獲得相偏參數(shù)，從一個(gè)ＱＰＳＫ 碼元獲得２ ｂｉｔ 數(shù)據(jù)，后續(xù)再對(duì)數(shù)據(jù)進(jìn)行解交織操作與信源編碼解碼操作。信源編碼解碼后的二進(jìn)制比特按１６ 位分割后，接收機(jī)就完成了數(shù)據(jù)的解析，可以將解析出的數(shù)據(jù)傳遞到上位機(jī)進(jìn)行進(jìn)一步信息識(shí)別處理。

在設(shè)計(jì)的通信鏈路中，信源編碼采用的是最基礎(chǔ)的重復(fù)編碼即將一幀的數(shù)據(jù)重復(fù)發(fā)送兩次，接收機(jī)的解碼模塊將兩次的結(jié)果相加根據(jù)和的符號(hào)判斷發(fā)送的是“１”還是“０”。成型濾波器模型與匹配濾波器模型使用相同的根升余弦濾波器，所加的兩個(gè)濾波器傅里葉變換在頻域上相乘，等效為一個(gè)奈奎斯特濾波器，后續(xù)再進(jìn)行的抽樣判決滿足抽樣點(diǎn)無失真與抽樣ＳＮＲ 取最大。

２． ２ 擴(kuò)頻模塊設(shè)計(jì)思路

根據(jù)第１ 節(jié)證明，可以通過接收機(jī)采樣獲得噪聲矩陣并計(jì)算特征向量，從而得到最適合當(dāng)前干擾環(huán)境的擴(kuò)頻序列。在本設(shè)計(jì)中，需要在信號(hào)發(fā)送前，通過ＳＰ－１００ 軟件無線電平臺(tái)上的ＡＤ９３６１ 芯片對(duì)環(huán)境噪聲進(jìn)行采樣，噪聲序列采樣間隔等于接收機(jī)對(duì)解調(diào)制后基帶信號(hào)的抽樣間隔，采樣得到的噪聲序列構(gòu)成的噪聲矩陣經(jīng)ＦＰＧＡ 轉(zhuǎn)發(fā)到ＳＰ－１００ 軟件無線電平臺(tái)內(nèi)置的高級(jí)精簡(jiǎn)指令集機(jī)器（ＡｄｖａｎｃｅｄＲＩＳＣ Ｍａｃｈｉｎｅ，ＡＲＭ）處理器上，由ＡＲＭ 處理器完成對(duì)噪聲矩陣的協(xié)方差矩陣計(jì)算、協(xié)方差矩陣的特征值分解與特征向量的量化操作，最終ＡＲＭ 處理器將量化好的擴(kuò)頻序列以二進(jìn)制比特的形式傳遞回ＦＰＧＡ 并保存到發(fā)送機(jī)與接收機(jī)對(duì)應(yīng)的ＲＡＭ 存儲(chǔ)器中存儲(chǔ)。

為了實(shí)現(xiàn)６４ 位的擴(kuò)頻發(fā)送，需要產(chǎn)生一個(gè)比信息速率快６４ 倍的擴(kuò)頻碼控制信號(hào)，用于控制擴(kuò)頻調(diào)制輸出數(shù)據(jù)的速率。ＩＱ 兩路數(shù)據(jù)分別進(jìn)行擴(kuò)頻調(diào)制，每送入擴(kuò)頻模塊一個(gè)待調(diào)制比特，都會(huì)從ＲＡＭ 存儲(chǔ)器中讀取擴(kuò)頻序列的值，如果該比特為“１”，就將６４ 位的擴(kuò)頻序列依次輸出到下一級(jí)ＦＩＲ 濾波器模塊中；如果該比特為“０”，將６４ 位的擴(kuò)頻序列的負(fù)數(shù)依次輸出到下一級(jí)ＦＩＲ 濾波器模塊中。ＩＯ 兩路數(shù)據(jù)經(jīng)過ＦＩＲ 濾波器的成型濾波與升采樣操作，送到ＡＤ９３６１ 中完成發(fā)送。擴(kuò)頻實(shí)現(xiàn)如圖５ 所示。

２． ３ 解擴(kuò)模塊設(shè)計(jì)思路

擴(kuò)頻通信接收機(jī)的關(guān)鍵技術(shù)是完成擴(kuò)頻序列的捕獲與跟蹤，其中捕獲部分需要根據(jù)一定的算法進(jìn)行連續(xù)的滑動(dòng)相關(guān)運(yùn)算。接收機(jī)收到ＡＤ９３６１ 傳送來的數(shù)據(jù)后，會(huì)先進(jìn)行兩級(jí)降采樣與匹配濾波操作，再通過相偏估計(jì)完成在最佳接收時(shí)刻的碼元同步。

由于發(fā)送機(jī)將原本要發(fā)送的幀通過擴(kuò)頻序列擴(kuò)展成了６４ 倍長(zhǎng)度，所以在基帶信號(hào)采樣完成后，需要進(jìn)行擴(kuò)頻碼片級(jí)別的同步，保證信號(hào)幀起始位置與擴(kuò)頻序列起始位置對(duì)準(zhǔn)。同步模塊會(huì)按時(shí)間順序緩存６４ 位采樣到的數(shù)據(jù)隊(duì)列，每個(gè)采樣周期都會(huì)將新采樣數(shù)據(jù)放到隊(duì)列末尾，其余數(shù)據(jù)向前移動(dòng)一位，并用新隊(duì)列依次與本地?cái)U(kuò)頻序列每一位相乘并求和，使用相關(guān)法判斷，當(dāng)求和值超過某個(gè)門限值時(shí)，便認(rèn)為捕獲到了第一個(gè)信息位擴(kuò)頻出６４ 個(gè)碼元并完成擴(kuò)頻碼的初始同步，接下來只需要每６４ 位進(jìn)行一次相乘求和便能獲得解擴(kuò)的結(jié)果。

由圖２ 可知，發(fā)送比特為“１１”時(shí)使用的是擴(kuò)頻序列本身，接收機(jī)接收到后再與同一擴(kuò)頻序列相乘求和的結(jié)果應(yīng)為正數(shù)，所以后續(xù)會(huì)將解擴(kuò)結(jié)果為正視為接收到信息比特“１１”；而發(fā)送比特為“０”時(shí)使用的是求相反數(shù)后的擴(kuò)頻序列，再與原序列相乘求和結(jié)果應(yīng)為負(fù)數(shù)，所以后續(xù)會(huì)將解擴(kuò)結(jié)果為負(fù)視為接收到信息比特“０”。本設(shè)計(jì)中沒有將擴(kuò)頻結(jié)果直接量化成“１１”或“０”，而是將相乘求和值的前１６ 位傳輸進(jìn)后續(xù)的解交織與信源編碼解碼模塊，目的是保留更多的信息量與冗余度，降低接收機(jī)的ＢＥＲ。解擴(kuò)實(shí)現(xiàn)如圖６ 所示。

３ 仿真測(cè)試與結(jié)果分析

本設(shè)計(jì)對(duì)于ＦＰＧＡ 的通信鏈路與新增擴(kuò)頻相關(guān)模塊的仿真測(cè)試與分析，在本節(jié)主要分為以下兩個(gè)部分：第一部分介紹通信鏈路基于Ｍｏｄｅｌｓｉｍ 仿真器進(jìn)行前仿真，并對(duì)擴(kuò)頻鏈路的正確性與具體功能進(jìn)行測(cè)試與分析；第二部分介紹基于ＳＰ －１００ 軟件無線電平臺(tái)ＦＰＧＡ 模塊對(duì)鏈路內(nèi)部自環(huán)進(jìn)行后仿真，對(duì)真實(shí)的硬件電路工作狀態(tài)下擴(kuò)頻模塊與通信鏈路的功能進(jìn)行測(cè)試與分析。

３． １ Ｍｏｄｅｌｓｉｍ 前仿真結(jié)果分析

通過軟件仿真可以看到，通信鏈路信號(hào)幀結(jié)構(gòu)如圖７ 所示。一幀的信號(hào)分為Ｂｅａｃｏｎ 部分、Ｓｉｇｎａｌ部分與數(shù)據(jù)部分，其中前兩部分為幀頭，主要用于實(shí)現(xiàn)幀同步與相偏估計(jì)，保證數(shù)據(jù)的正確接收與解析，數(shù)據(jù)部分從交織器獲取、經(jīng)信源編碼調(diào)制并轉(zhuǎn)換為串行輸出。

發(fā)送機(jī)的擴(kuò)頻邏輯設(shè)計(jì)如下：將一位信息比特展開成一個(gè)擴(kuò)頻序列的６４ 位碼片后，將６４ 位碼片依次輸出到ＦＩＲ 濾波器。完成６４ 位碼片的輸出，即完成一個(gè)擴(kuò)頻序列的輸出后，再向交織器申請(qǐng)獲取下一位的信息比特。由圖８ 可以看出，發(fā)送比特“１１”與比特“００”時(shí)的差異，它們對(duì)應(yīng)的擴(kuò)頻后序列的值是反相的。

接收機(jī)接收到信號(hào)并完成采樣后，進(jìn)行擴(kuò)頻碼片級(jí)別的相關(guān)比較同步，直到檢測(cè)到超過門限的相關(guān)值，才進(jìn)行下一步的解擴(kuò)操作，解析出發(fā)送的信息比特。如圖９ 所示，對(duì)采樣并同步后的碼元按順序與本地?cái)U(kuò)頻序列進(jìn)行相關(guān)運(yùn)算，第一行波形為信號(hào)與本地?cái)U(kuò)頻碼相關(guān)操作的結(jié)果，直到相關(guān)值超過門限才認(rèn)為捕獲并同步到擴(kuò)頻碼。

獲取到信息比特后，進(jìn)入原本接收機(jī)鏈路的幀同步、信源編碼解碼、解交織等操作流程，解析出發(fā)送信息，并進(jìn)行１６ 位分割后作為最后的輸出結(jié)果。此結(jié)果可以通過上位機(jī)與ＦＰＧＡ 的接口函數(shù)傳遞給上位機(jī)并在上位機(jī)中顯示或儲(chǔ)存。圖１０ 顯示接收機(jī)解析出發(fā)送的３２ 位長(zhǎng)的遞增數(shù)據(jù)。

３． ２ ＦＰＧＡ 后仿真結(jié)果分析

基于ＦＰＧＡ 硬件的后仿真主要任務(wù)是測(cè)試代碼的時(shí)序與占用資源數(shù)是否適配當(dāng)前的ＦＰＧＡ 平臺(tái)。仿真使用集成邏輯分析儀的知識(shí)產(chǎn)權(quán)核抓?。疲校牵?運(yùn)行過程中需要觀測(cè)的信號(hào)，由于前仿真已經(jīng)保證大部分邏輯功能的正確，所以后仿真只需要抓取關(guān)鍵點(diǎn)顯示，如發(fā)送機(jī)的最終輸出，準(zhǔn)備送給ＡＤ９３６１ 的中頻信號(hào)；接收機(jī)最終的輸出，解析到的發(fā)送數(shù)據(jù)。

硬件仿真結(jié)果如圖１１ 所示，集成邏輯分析儀的知識(shí)產(chǎn)權(quán)核抓取到了ＱＰＳＫ 調(diào)制后的同相路數(shù)據(jù)和擴(kuò)頻調(diào)制后的同相路數(shù)據(jù)；同時(shí)還有接收機(jī)的最終輸出，解析到的以１ 遞增的發(fā)送數(shù)據(jù)。

４ 結(jié)束語

本文介紹了特征序列擴(kuò)頻通信鏈路的ＦＰＧＡ 實(shí)現(xiàn)。介紹了擴(kuò)頻序列設(shè)計(jì)原理、通信鏈路的基本組成、軟件功能仿真測(cè)試、硬件調(diào)試過程，結(jié)果表明系統(tǒng)可以順利完成對(duì)信息的擴(kuò)頻發(fā)送，且接收端解擴(kuò)出來的數(shù)據(jù)正確，滿足設(shè)計(jì)的要求。該設(shè)計(jì)的性能與結(jié)論有助于實(shí)現(xiàn)現(xiàn)代衛(wèi)星ＱＰＳＫ 通信中業(yè)務(wù)數(shù)據(jù)實(shí)現(xiàn)?。樱危?和低ＢＥＲ 傳輸。

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作者簡(jiǎn)介：

李嘉燁 男，（１９９９—），碩士研究生。主要研究方向：衛(wèi)星物聯(lián)網(wǎng)、頻譜重疊、無源互調(diào)。

陳子賢 男，（１９９８—），碩士。主要研究方向：衛(wèi)星物聯(lián)網(wǎng)、深度強(qiáng)化學(xué)習(xí)、擴(kuò)頻資源調(diào)度。

（* 通信作者）陳 翔 男，（１９８０—），博士，教授。主要研究方向：５Ｇ／６Ｇ 移動(dòng)通信與物聯(lián)網(wǎng)、衛(wèi)星通信、軟件無線電、電信大數(shù)據(jù)。

基金項(xiàng)目：廣東省重點(diǎn)研發(fā)計(jì)劃（２０１９Ｂ０１０１５８００１）