摘" 要：該文設計一種高性能、小面積的Sigma Delta DAC，其中包括插值濾波器和數(shù)字調制器。插值濾波器由兩級半帶濾波器和CIC濾波器級聯(lián)組成，實現(xiàn)128倍插值。在兩級半帶濾波器硬件實現(xiàn)中，濾波器系數(shù)采用查找表實現(xiàn)，濾波運算數(shù)據(jù)采用SRAM存儲，并通過乘法器的時分復用實現(xiàn)，大大減少對硬件資源的使用。數(shù)字調制器采用量化誤差反饋型的多bit量化Mash 1-1-1結構，這種結構不需要復雜的乘法運算，簡化設計并提高系統(tǒng)的可靠性。該DAC數(shù)字電路在90 nm CMOS工藝下實現(xiàn)，面積為0.053 5 mm2，功耗為1.010 3 mW。經(jīng)過測試，數(shù)字調制器輸出的帶內(nèi)信噪比為132.2 dB，有效位數(shù)21.67，可以滿足小面積、高性能DAC的設計需求。

關鍵詞：Sigma Delta；DAC；小面積；插值濾波器；芯片

中圖分類號：TN761" " " 文獻標志碼：A" " " " " 文章編號：2095-2945（2024）33-0107-05

Abstract： This paper presents a high-performance， small-footprint Sigma Delta DAC， which includes an interpolation filter and a digital modulator. The interpolation filter consists of two-stage half-band filters cascaded with a CIC filter， achieving 128x interpolation. In the hardware implementation of the two-stage half-band filters， the filter coefficients are implemented using lookup tables， while the filter operation data is stored in SRAM and implemented through multiplexer-based time-sharing， significantly reducing hardware resource utilization. The digital modulator adopts a quantization error feedback-based multi-bit quantization MASH 1-1-1 structure， which eliminates the need for complex multiplication operations， simplifying the design and enhancing system reliability. Implemented in a 90 nm CMOS process， the digital circuit occupies an area of 0.053 5 mm2 and consumes 1.010 3 mW. Test results show that the digital modulator achieves an in-band signal-to-noise ratio of 132.2 dB with an effective number of bits of 21.67， meeting the requirements for designing small-footprint， high-performance DACs.

Keywords： Sigma Delta; DAC; small area; interpolation filter; chip

近年來，隨著數(shù)字音頻處理技術的迅猛發(fā)展和消費電子市場的蓬勃增長，對于高性能、低成本的DAC的需求日益增加[1-4]。Sigma Delta DAC相較傳統(tǒng)奈奎斯特采樣數(shù)模轉換器，在實現(xiàn)更高性能的同時，占用較少的硬件資源。通過利用過采樣和噪聲整形技術，Sigma Delta DAC能夠輕松實現(xiàn)超過16位的高數(shù)模轉換精度。其核心組成部分包括插值濾波器和數(shù)字調制器，而后級的模擬電路僅需要一個低位的DAC和一個低通濾波器，在音頻信號處理等領域被廣泛應用[5-9]。

文獻[10]提出了一種插值濾波器的多相并行算法，它通過面積換時間的方式實現(xiàn)插值濾波器的低延時，同時有效降低了硬件復雜度，提高了系統(tǒng)的效率和性能。文獻[11]提出一種多級IIR濾波器的插值方案，相較于FIR濾波器實現(xiàn)具有更小的面積和功耗，但是無法實現(xiàn)線性相位，導致在某些應用場景下會引入相位失真。文獻[12]提出了一種使用CSD編碼通過移位和加減運算代替乘法器的FIR濾波器硬件實現(xiàn)方法。這種方法適用于高速低精度的數(shù)模轉換。然而，在高精度DAC中使用CSD編碼可能會使設計更加復雜，且面積占用較大。

文獻[13]設計了一種4 bit量化的CIFF結構的可配置數(shù)字調制器。該結構使得量化噪聲存在于各級積分器輸出端，從而使得調制器更加穩(wěn)定，并能降低內(nèi)部信號的擺幅。然而，由于數(shù)字調制器中存在乘法器系數(shù)，因此需要對運算位寬進行大量的擴展和截斷，從而引入量化噪聲。

本文設計了一種適用于高精度音頻信號處理的小面積Sigma Delta DAC，包括兩級半帶濾波器（每級進行2倍插值）、插值32倍的CIC濾波器，以及數(shù)字調制器。能夠將采樣頻率為48 kHz的24 bit數(shù)字信號轉換為采樣頻率為6.144 MHz的4 bit調制信號。

1" Sigma Delta DAC設計

在平衡了設計的復雜性、功耗和面積等關鍵指標，本文最終選擇了如圖1所示的DAC實現(xiàn)結構。

1.1" 插值濾波器

1.1.1" 半帶濾波器

半帶濾波器，作為一種特殊的FIR濾波器，通帶截止頻率與阻帶截止頻率之和等于輸入采樣頻率一半，這種特性的優(yōu)勢在于濾波器系數(shù)的一半為零，從而在實際實現(xiàn)中，可極大地簡化電路結構，減少乘法運算的工作量。其系統(tǒng)函數(shù)如下

本文所設計的兩級半帶濾波器相關設計指標見表1。

根據(jù)表1所列的兩級濾波器設計參數(shù)，采用等波紋設計方法，濾波器系數(shù)16位定點，通過濾波器設計工具設計得到的兩級半帶濾波器的幅頻響應如圖2所示。

圖2給出了本文半帶濾波器1的硬件實現(xiàn)結構圖，半帶濾波器2的結構同半帶濾波器1一致，只是濾波器階數(shù)不同。在濾波器的具體硬件實現(xiàn)上，本文兩級半帶濾波器的運算數(shù)據(jù)采用SRAM存儲，濾波器系數(shù)采用查找表實現(xiàn)，并通過時分復用一個乘法器完成濾波運算。

在信號的插值過程中，需要對輸入濾波器的數(shù)據(jù)進行補零操作，導致在單次濾波運算中，奇數(shù)項和偶數(shù)項的濾波器系數(shù)只有其中一種會參與運算。采用圖3的濾波器實現(xiàn)結構，不但可以最大程度地節(jié)省存儲資源的使用，還可以靈活地控制乘法器的使用，使半帶濾波器的輸出以奇數(shù)項和偶數(shù)項系數(shù)交替進行運算輸出，大大降低了濾波器的運算功耗。

1.1.2" CIC濾波器

CIC濾波器是一種特殊的FIR濾波器，通過零極點抵消的方式實現(xiàn)線性相位特性。它由級聯(lián)的積分器和組合器構成，結構簡單，無需使用乘法器。因其簡潔高效的特性，廣泛用于多速率信號處理等領域。根據(jù)設計需求，本文使用3級CIC濾波器進行32倍插值，其系統(tǒng)傳輸函數(shù)如下

本文采用Noble恒等變換的CIC濾波器硬件實現(xiàn)結構圖如圖4所示。

如圖4所示，在CIC濾波器的實現(xiàn)上，它只需要簡單的加減操作就能完成濾波運算，并且不需要存儲大量的運算數(shù)據(jù)。因此它在多速率信號處理中被廣泛應用。圖5為插值濾波器的RTL級仿真圖，從上至下分別是DAC的輸入、半帶濾波器2輸出以及CIC濾波器輸出。根據(jù)圖5可以清晰地看到DAC的輸入信號經(jīng)過插值濾波器采樣頻率提升的同時信號也變得更加光滑。

1.2" 數(shù)字調制器

在當前的調制器結構中，常見的設計包括級聯(lián)結構和單環(huán)結構。級聯(lián)結構相對穩(wěn)定，但通常需要更高階數(shù)才能實現(xiàn)與單環(huán)結構相同的性能水平。而單環(huán)結構則簡單、面積和功耗相對較小。在單環(huán)結構中，CRFB（Cascade of Resonator with Feedback）結構簡單易實現(xiàn)，但為達到相同性能水平通常需要更高的過采樣率，從而增加硬件成本和功耗[14]。

與之相比，MASH結構不僅在性能和穩(wěn)定性方面表現(xiàn)出色，而且相對于其他結構，它能夠在較低的過采樣率下實現(xiàn)優(yōu)異的性能，適用于多種應用場景。因此，本文選擇采用MASH 1-1-1結構，并通過2 bit量化來提升數(shù)字調制器的噪聲整形性能。數(shù)字調制器實現(xiàn)結構圖如圖6所示。

其系統(tǒng)傳遞函數(shù)推導如下

， （4）

。（6）

如圖6所示，MASH 1-1-1結構簡單，只需要基本的加法和減法運算，以及較少的存儲資源，就能實現(xiàn)高性能的信號調制。與其他結構的數(shù)字調制器相比，它不涉及乘法運算，因此避免了大量的數(shù)據(jù)截斷過程，能夠更好地保留信號的精度。此外，它的架構可以根據(jù)設計需求和后續(xù)模擬電路的需求靈活調整。由于本文的調制器中對信號的量化是2 bit，為了在后續(xù)的運算中對數(shù)據(jù)進行擴展，因此，最終數(shù)字調制器采用了4 bit數(shù)據(jù)位寬輸出。

2" 系統(tǒng)仿真與分析

使用Verilog對插值濾波器和數(shù)字調制器進行了實現(xiàn)，并通過VCS+Verdi進行了仿真。在DAC的輸入端添加了采樣頻率為48 kHz的2.25 kHz正弦信號。經(jīng)過插值濾波器和數(shù)字調制器處理后，最終調制器輸出的功率譜密度如圖7所示，帶內(nèi)信噪比為132.2 dB。

本文與其他文獻的Sigma Delta DAC的部分數(shù)據(jù)對比見表2。

如表2的參數(shù)對比，本文在實現(xiàn)較高性能的數(shù)據(jù)轉換的同時，數(shù)字部分電路具有較小的面積，更適用于芯片集成。

3" 結論

本文設計了一種適用于音頻信號處理的高精度、低成本的 Sigma Delta DAC。在插值濾波器部分，采用了兩級半帶濾波器級聯(lián)CIC濾波器的結構，實現(xiàn)了將采樣頻率為48 kHz的數(shù)字信號進行128倍插值。在數(shù)字調制器部分，采用了結構簡單、設計靈活的MASH 1-1-1結構。經(jīng)過測試，調制器輸出的帶內(nèi)信噪比達到了132.2 dB，在90 nm工藝下，數(shù)字部分模塊的面積僅為0.053 5 mm2。

參考文獻：

[1] 王兵，王美娟，汪芳.基于FPGA和LabWindows的音頻DAC測試方案開發(fā)與實現(xiàn)[J].電聲技術，2023，47（4）：150-153.

[2] 黃春波，張濤.一種面積優(yōu)化的高精度音頻Σ-Δ DAC數(shù)字前端實現(xiàn)[J].微電子學與計算機，2021，38（12）：93-98.

[3] JOTSCHKE M， KUMARAVEERAN P， BUHL R， et al. Ultra-Low Power Fully-Digital Audio-DAC for Hearing Aid Application in 22 nm FDSOI Technology[C]//2023 Smart Systems Integration Conference and Exhibition （SSI）. IEEE，2023：1-6.

[4] 蘇航，吳召平，苗東亮.音頻通信中過采樣DAC設計及FPGA實現(xiàn)[J].信息技術與信息化，2021（8）：186-188.

[5] 朱蒙潔.16位Sigma Delta ADC的調制器及其抽取濾波器設計[D].桂林：桂林電子科技大學，2023.

[6] BAI T， XIE L， LI Z， et al. A High-Precision Audio Z-Δ D/A Converter[C]//2020 IEEE 14th International Conference on Anti-counterfeiting， Security， and Identification （ASID）. IEEE， 2020：120-123.

[7] LIU Y， GAO J， YANG X. 24-bit low-power low-cost digital audio sigma-delta DAC[J]. Tsinghua science and technology， 2011，16（1）：74-82.

[8] CAZA-SZOKA M， MASSICOTTE D. Low group delay interpolation filter for Delta-Sigma converters[C]//2020 IEEE International Instrumentation and Measurement Technology Conference （I2MTC）. IEEE， 2020：1-6.

[9] 黃春波.一種多位量化的高精度Sigma Delta DAC數(shù)字前端

實現(xiàn)[D].武漢：武漢科技大學，2021.

[10] PICHé S， CAZA-SZOKA M， OUAMEUR M A， et al. High Quality and Low Latency Interpolation Filters for FPGA-Based Audio Digital-to-Analog Converters[C]//2022 29th IEEE International Conference on Electronics， Circuits and Systems （ICECS）.

[11] 馬彩彩，焦繼業(yè)，郝振和.低功耗小面積Sigma-Delta DAC數(shù)字電路的設計與研究[J].電子設計工程，2020，28（24）：11-16.

[12] GAO Z， LUAN B， LIN S， et al. Design of The Delta-Sigma Digital-to-Analog Converter For High-Resolution Micro-Nano Satellite Applications[C]//2020 IEEE 15th International Conference on Solid-State amp; Integrated Circuit Technology （ICSICT）. IEEE， 2020：1-3.

[13] 宋健.可配置數(shù)字多位量化調制器設計及FPGA實現(xiàn)[D].哈爾濱：哈爾濱工業(yè)大學，2019.

[14] 鄭曉燕，陳群超.一種高精度音頻Sigma-Delta DAC的設計[J].中國集成電路，2024，33（Z1）：76-81.

[15] 梁帥，衛(wèi)寶躍，劉昱，等.24位低功耗音頻Sigma-Delta數(shù)模轉換器數(shù)字前端實現(xiàn)[J].微電子學與計算機，2015，32（5）：

36-40.