摘 要：電源分配網(wǎng)絡(luò)（Power Distribution Network，PDN）是印制電路板（Printed Circuit Board，PCB）上最大的導(dǎo)電系統(tǒng)，具有電流大、攜帶高頻噪聲的特點(diǎn)。PDN設(shè)計(jì)不恰當(dāng)產(chǎn)生的過(guò)量噪聲會(huì)導(dǎo)致電磁干擾、芯片時(shí)鐘頻率不穩(wěn)等諸多問(wèn)題。鑒于此，以減少電源噪聲，降低設(shè)計(jì)成本為導(dǎo)向，著眼于PDN去耦電容器組合優(yōu)化方案，從實(shí)際案例入手，通過(guò)Siwave軟件PDN自動(dòng)退耦優(yōu)化設(shè)計(jì)功能獲取滿足設(shè)計(jì)要求的優(yōu)化方案，對(duì)比分析得出經(jīng)驗(yàn)化設(shè)計(jì)結(jié)論，為PCB設(shè)計(jì)人員提供參考。

關(guān)鍵詞：電源分配網(wǎng)絡(luò)；印制電路板；電源完整性；目標(biāo)阻抗；Siwave軟件

中圖分類(lèi)號(hào)：TN702" " 文獻(xiàn)標(biāo)志碼：A" " 文章編號(hào)：1671-0797（2025）05-0017-03

DOI：10.19514/j.cnki.cn32-1628/tm.2025.05.004

0" " 引言

隨著集成電路工作頻率的提高和電源管理需求的復(fù)雜化，PDN設(shè)計(jì)面臨諸多挑戰(zhàn)。PDN的目標(biāo)是向需要供電的有源器件焊盤(pán)處輸送干凈、穩(wěn)定的低噪聲電壓。去耦電容器作為一種關(guān)鍵被動(dòng)元器件，可以濾除電源分配網(wǎng)絡(luò)中的高頻噪聲及瞬態(tài)干擾，對(duì)維護(hù)供電穩(wěn)定起到至關(guān)重要的作用[1]。然而，電容器封裝、容值、布局及購(gòu)置費(fèi)用都極大程度地影響PDN穩(wěn)定性及產(chǎn)品生產(chǎn)成本，設(shè)計(jì)師需要首先完成布局布線，再使用SPICE仿真選用合適的電容，設(shè)計(jì)過(guò)程較為復(fù)雜。研究和優(yōu)化PDN去耦電容器組合策略是提升電源質(zhì)量、降低設(shè)計(jì)時(shí)間成本的重要課題。

1" " 電源分配網(wǎng)絡(luò)的目標(biāo)阻抗

PDN的噪聲由芯片消耗電流及PDN阻抗引起，若芯片消耗電流為直流，則PDN會(huì)產(chǎn)生IR壓降；若芯片消耗變化的電流，則會(huì)引起PDN電壓的波動(dòng)。PDN設(shè)計(jì)目標(biāo)是在相當(dāng)大的帶寬內(nèi)保持電源分配網(wǎng)絡(luò)互連阻抗低于目標(biāo)阻抗值。超過(guò)目標(biāo)阻抗的PDN可能會(huì)導(dǎo)致過(guò)量的擾動(dòng)，而遠(yuǎn)小于目標(biāo)阻抗的PDN則屬于過(guò)度設(shè)計(jì)，會(huì)增加不必要的成本[2]。

目標(biāo)阻抗是指在特定頻率下允許的最大阻抗值，旨在限制電源噪聲，確保芯片或電子元件能夠獲得穩(wěn)定的電壓供應(yīng)。

對(duì)于每個(gè)電壓軌道，目標(biāo)阻抗值取決于芯片的電流頻率，流過(guò)芯片的電流頻譜可以覆蓋直流到高于時(shí)鐘頻率的3～5倍。由于所有微代碼都可能在芯片上運(yùn)行，通常需要假設(shè)峰值電流可能出現(xiàn)在從直流到信號(hào)帶寬的任何頻譜處。

式中：Ztarget表示目標(biāo)阻抗；VDD表示特定軌道的供電電壓；ripple%表示可容許的紋波，一般為5%；Itransient表示最壞情況下的瞬態(tài)電流。

瞬態(tài)電流大小取決于芯片具體功能，根據(jù)不同應(yīng)用，比值可能從1%到90%不等。根據(jù)經(jīng)驗(yàn)法則粗略估計(jì)，瞬態(tài)電流是最大電流的一半。

2" " 電源分配網(wǎng)絡(luò)的阻抗特性

在一個(gè)系統(tǒng)中穩(wěn)壓模塊（VRM）決定了PDN的低頻阻抗，片上電容決定了PDN的高頻阻抗。在低頻時(shí)，若穩(wěn)壓器開(kāi)啟，則在直流到1 kHz的范圍內(nèi)維持低阻抗特性，輸出電壓保持恒定，與電流負(fù)載無(wú)關(guān)。高頻時(shí)片上電容為PDN提供了低阻抗。片上電容有三個(gè)成因：電源和地軌道金屬層之間的電容、p管/n管的柵極電容、各種寄生電容。大多數(shù)芯片設(shè)計(jì)中都擁有數(shù)以百萬(wàn)計(jì)的典型CMOS晶體管電路，在某些芯片中甚至可能會(huì)有幾十億個(gè)電路[3]。在任何時(shí)刻PMOS和NMOS有一個(gè)開(kāi)啟而另一個(gè)關(guān)閉，總有一個(gè)門(mén)電路的柵極電容被連接在芯片的電源和地軌道之間。由柵極形成的單位面積電容可以簡(jiǎn)單近似為：

式中：C/A表示單位面積的電容（F/m2）；Dk表示氧化物的介電常數(shù)；h表示介質(zhì)厚度（m）。

目前，許多典型的嵌入式處理器芯片只有1 cm2，但其電容高達(dá)260 nF。如果目標(biāo)阻抗為10 mΩ，那么片上電容將會(huì)在高于100 MHz的頻率下起到顯著的去耦作用。

如圖1所示，實(shí)際板級(jí)PDN設(shè)計(jì)時(shí)關(guān)注的頻率范圍大概為100 kHz～100 MHz，電路印制板平面和多層陶瓷貼片電容器在此頻率范圍內(nèi)發(fā)揮作用。

3" " 仿真及優(yōu)化建議

對(duì)去耦電容器組合策略進(jìn)行仿真，分析去耦電容器數(shù)量、容值、封裝、布局位置等要素對(duì)PDN阻抗的影響。建立電源紋波仿真模型，直觀反映出PDN阻抗設(shè)計(jì)對(duì)電源品質(zhì)的重要性。

3.1" " 仿真流程

研究對(duì)象為開(kāi)關(guān)電源芯片與主控芯片之間的PDN，電壓為1 V，最大電流約為10 A，目標(biāo)銅厚0.5 oz，電源平板層銅厚1 oz。

仿真流程如圖2所示。首先在原始設(shè)計(jì)上進(jìn)行頻域分析，提取S參數(shù)，將其導(dǎo)入仿真電路中分析電源紋波，再運(yùn)用Siwave軟件PDN自動(dòng)退耦優(yōu)化設(shè)計(jì)功能獲取10個(gè)優(yōu)化方案。選擇合適的方案，提取S參數(shù)，導(dǎo)入紋波仿真電路中與未優(yōu)化設(shè)計(jì)進(jìn)行對(duì)比。

3.2" " PDN阻抗仿真

初始設(shè)計(jì)了95個(gè)去耦電容器，偽真頻段設(shè)置為100 kHz～100 MHz，圖3為初始設(shè)計(jì)頻域阻抗曲線，其中100 kHz～100 MHz處陰影區(qū)域?yàn)槟繕?biāo)阻抗，峰值較高的曲線為裸板阻抗（未添加電容器），峰值較低的曲線為添加電容器后的仿真結(jié)果?？梢钥吹剑砑与娙萜骱?，阻抗曲線有所改善。但初始設(shè)計(jì)中電容器容值設(shè)計(jì)不合理，導(dǎo)致不滿足阻抗要求。

3.3" " PDN阻抗優(yōu)化仿真

優(yōu)化仿真主要根據(jù)去耦電容大小、價(jià)格、封裝等參數(shù)，自動(dòng)優(yōu)化至符合要求。本實(shí)例中優(yōu)化得到10個(gè)方案，如表1所示。

其中，質(zhì)量因子表示每個(gè)方案滿足目標(biāo)阻抗要求的范圍占比?？梢钥吹剑蟹桨纲|(zhì)量因子、電容數(shù)量、價(jià)格基本相同，由于目標(biāo)阻抗不僅與電容容值有關(guān)，還受到電源平板與地平板的布置、電容出線長(zhǎng)度及寬度的影響，質(zhì)量因子并不能依靠修改電容優(yōu)化達(dá)到100%，依據(jù)設(shè)計(jì)簡(jiǎn)單化的原則，選用方案8的優(yōu)化策略，使用的電容類(lèi)型最少。

優(yōu)化后的阻抗曲線如圖4所示，基本滿足目標(biāo)阻抗要求。優(yōu)化前后PDN阻抗變化較大，優(yōu)化后僅使用了37個(gè)電容就基本達(dá)到要求。優(yōu)化結(jié)果顯示，電容器數(shù)量并不是越多越好，其最優(yōu)值取決于板上電容、目標(biāo)阻抗、最高頻率、每個(gè)電容器的等效串聯(lián)電感等。優(yōu)化方案中使用了25個(gè)1 μF電容、5個(gè)2.2 μF電容、4個(gè)0.047 μF電容、1個(gè)47 μF電容、1個(gè)0.1 μF電容、1個(gè)0.001 5 F電容針對(duì)裸板中的諧振點(diǎn)去耦。

3.4" " 時(shí)域電源紋波仿真

為更加直觀地反映去耦電容優(yōu)化對(duì)電源品質(zhì)的影響，使用10 MHz交流電流源進(jìn)行了時(shí)域電源紋波仿真。圖5為初始設(shè)計(jì)電源紋波，波動(dòng)幅度達(dá)到200 mV以上，遠(yuǎn)遠(yuǎn)超過(guò)要求的5%（50 mV）波動(dòng)范圍。圖6為優(yōu)化后的電源紋波仿真結(jié)果，電壓波動(dòng)范圍在46 mV以?xún)?nèi)，符合要求。

3.5" " 優(yōu)化建議

電容應(yīng)用分為兩類(lèi)：并聯(lián)同類(lèi)型電容和不同類(lèi)型電容。并聯(lián)同類(lèi)型電容可以有效降低阻抗，但諧振頻率不會(huì)改變。并聯(lián)不同類(lèi)型電容可以針對(duì)性?xún)?yōu)化特定頻段，但會(huì)引入新的反諧振點(diǎn)。

建議在原理設(shè)計(jì)時(shí)，針對(duì)阻抗曲線的低、中、高頻處均配置一定數(shù)量的相應(yīng)電容，可以提高設(shè)計(jì)成功率；其次平板面積越大，所需要的電容數(shù)量越多，可以根據(jù)公式估算所需電容器的最少個(gè)數(shù)。

式中：n表示所需電容器的最少個(gè)數(shù)；Fmax表示板級(jí)阻抗的最高頻率（GHz）；ESL表示電容器的串聯(lián)等效電感（nH）；Ztarget為目標(biāo)阻抗（Ω）。

4" " 結(jié)束語(yǔ)

本文研究了PDN阻抗優(yōu)化理論，對(duì)優(yōu)化原理進(jìn)行分析，結(jié)合仿真工具建模，從時(shí)域和頻域角度分析了PDN阻抗優(yōu)化的必要性，研究了去耦電容數(shù)量、容值對(duì)PDN阻抗的影響。觀察得出，去耦電容數(shù)量對(duì)PDN阻抗無(wú)直接影響，不同類(lèi)型的電容通過(guò)不同的組合方式對(duì)PDN阻抗產(chǎn)生不同的影響。在實(shí)際設(shè)計(jì)中，應(yīng)當(dāng)依照提升質(zhì)量、節(jié)約成本的理念，通過(guò)最少的電容器不同容值組合，減少電源紋波，提高器件工作穩(wěn)定性。

[參考文獻(xiàn)]

[1] BOGATIN E.信號(hào)完整性與電源完整性分析[M].2版.李玉山，劉洋，譯.北京：電子工業(yè)出版社，2015.

[2] 徐小明，紀(jì)萍，朱國(guó)靈，等.基于電源分配網(wǎng)絡(luò)仿真確定封裝電容的方法[J].電子與封裝，2023，23（7）：21-24.

[3] 劉善武，羅雪溶，張波，等.電源分配網(wǎng)絡(luò)的頻域去耦設(shè)計(jì)[J].電子設(shè)計(jì)工程，2023，31（10）：177-181.

收稿日期：2024-10-22

作者簡(jiǎn)介：韓瀟哲（1997—），男，山西介休人，助理工程師，研究方向：信號(hào)完整性。