陳岳林　石江宏

摘 要：為了開發(fā)數(shù)字直放站連接系統(tǒng)，介紹CPRI協(xié)議規(guī)范和幀結(jié)構(gòu)，討論其硬件上的實(shí)現(xiàn)方案，給出基于SCAN25100的FPGA電路模塊設(shè)計(jì)，采用Verilog語言設(shè)計(jì)開發(fā)功能模塊。該方案具有便于功能擴(kuò)展、成本低、使用靈活等特點(diǎn)，通過實(shí)際測試表明，此方案可進(jìn)行可靠的數(shù)據(jù)傳輸，性能穩(wěn)定，從而實(shí)現(xiàn)了數(shù)字直放站和基站之間更有效的互通，擴(kuò)大了基站的覆蓋范圍。

關(guān)鍵詞：直放站；CPRI；現(xiàn)場可編程邏輯陣列；SCAN25100

中圖分類號：TN913 文獻(xiàn)標(biāo)識碼：B 文章編號：1004-373X(2009)04-031-04

Implementation of CPRI Protocol in Digital Repeater on FPGA

CHEN Yuelin1,SHI Jianghong2

(1.Xiamen University,Xiamen,361005,China;2.Wireless Communication Lab,Xiamen University,Xiamen,361005,China)

Abstract：To develop the connection of digital repeaters,CPRI protocol specification and frame structure are introduced.Its implementation on hardware is discussed.The detail module design of FPGA circuit and program based on SCAN25100 are elaborated.猅he design is easy to expand and low cost.The experimental analysis shows that the solution could accomplish the data transmission,and the interconnection between base station and digital repeater are implemented,the network′s coverage is enhanced.

Keywords：repeater;CPRI;FPGA;SCAN25100

0 引 言

隨著移動通信的發(fā)展，通信網(wǎng)絡(luò)覆蓋范圍已經(jīng)成為衡量通信網(wǎng)絡(luò)運(yùn)行的重要標(biāo)準(zhǔn)，直接影響著運(yùn)營商的經(jīng)濟(jì)效益。而直放站的發(fā)展應(yīng)用，已成為提高運(yùn)營商網(wǎng)絡(luò)質(zhì)量，解決網(wǎng)絡(luò)盲區(qū)或弱區(qū)問題，增強(qiáng)網(wǎng)絡(luò)覆蓋的主要手段之一。一個(gè)基站可以與幾個(gè)直放站相連，可以組成鏈狀、星型、樹型等靈活的拓?fù)浣Y(jié)構(gòu)，使基站的覆蓋范圍大大增加。同時(shí)，既節(jié)省空間，又降低成本，提高了組網(wǎng)的效率。

但由于傳統(tǒng)模擬直放站設(shè)備間沒有統(tǒng)一的協(xié)議規(guī)范，無法滿足系統(tǒng)廠商與直放站廠商的兼容，無法實(shí)現(xiàn)基站和直放站之間更有效的互通，從而限制了兩者之間控制和數(shù)據(jù)的可靠傳輸。2003年6年，由包括愛立信、華為、NEC、北電網(wǎng)絡(luò)及西門子5大集團(tuán)合力制定了CPRI（Common Public Radio Interface）接口。該組織成立的主要目的是制定這個(gè)接口的標(biāo)準(zhǔn)協(xié)議，從而使該接口成為一個(gè)公共的可用的指標(biāo)。開放的CPRI接口為3G基站產(chǎn)品和2G數(shù)字直放站在增加效益，提高靈活性方面提供了便利。

1 CPRI協(xié)議概述

CPRI規(guī)范^［1］定義了物理層和鏈路層兩層協(xié)議，能實(shí)現(xiàn)數(shù)字基帶IQ信號傳輸時(shí)分復(fù)用，其協(xié)議結(jié)構(gòu)圖如圖1所示^［2］。物理層用千兆以太網(wǎng)的標(biāo)準(zhǔn)，傳輸?shù)臄?shù)據(jù)采用8 B/10 B編解碼，通過光模塊串行發(fā)送，為達(dá)到所要求的靈活度和成本效益，線路比特速率有614.4 Mb/s,1 228.8 Mb/s和2 457.6 Mb/s三種。鏈路層定義了一個(gè)同步的幀結(jié)構(gòu)。幀結(jié)構(gòu)包括基本幀和超幀，每個(gè)基本幀的幀頻為3.84MHz，包括16個(gè)時(shí)隙，根據(jù)線路比特率的不同，每個(gè)時(shí)隙的大小分別為1 B,2 B,4 B。其中第一個(gè)時(shí)隙為控制時(shí)隙，其余15個(gè)時(shí)隙為I/O數(shù)據(jù)時(shí)隙，用來傳送I/O數(shù)據(jù)流。超幀則由256個(gè)基本幀構(gòu)成，256個(gè)基本幀的控制時(shí)隙共同構(gòu)成超幀的控制結(jié)構(gòu)（如圖2所示），同時(shí)，定義了快速C/M通道（以太網(wǎng)）和慢速C/M通道（HDLC），用于傳送控制類和管理類的數(shù)據(jù)，可以對直放站進(jìn)行維護(hù)^［3,4］。

2 硬件實(shí)現(xiàn)方案

2.1 方案對比

對于CPRI硬件實(shí)現(xiàn)方案，有以下幾種方案可以選擇:

(1)PMC方案。采用PMC7830或PMC7832芯片，這一類芯片把CPRI協(xié)議全部集成在芯片內(nèi)部，只留出接口，使用簡單方便，可完全支持用于無線基站連接的公共射頻接口(CPRI)規(guī)范。

(2)用帶ROCKET IO的FPGA實(shí)現(xiàn)CPRI協(xié)議，此方法靈活性高，但開發(fā)時(shí)間周期會比較長，影響產(chǎn)品開發(fā)。

(3)FPGA與SCAN25100相結(jié)合。由FPGA實(shí)現(xiàn)CPRI的成解幀及相關(guān)接口設(shè)計(jì)，SCAN25100負(fù)責(zé)完成8 B/10 B編解碼和高速串并轉(zhuǎn)換。鏈路層的幀協(xié)議修改方便，而物理層則由芯片完成，使用簡單，性能穩(wěn)定。開發(fā)成本較低，且擴(kuò)展性好。

(4)FPGA與TLK4015相結(jié)合。TLK4015是4通道、0.6~1.5 Gb/s通道收發(fā)器，當(dāng)系統(tǒng)需要多的通道數(shù)時(shí)，使用該方案可以減少電路板尺寸。

2.2 硬件詳細(xì)設(shè)計(jì)

該設(shè)計(jì)采用第3種的硬件實(shí)現(xiàn)方案，整個(gè)硬件實(shí)現(xiàn)由5個(gè)部分組成，如圖3所示，分別為CPRI鏈路層協(xié)議實(shí)現(xiàn)模塊，CPRI物理層協(xié)議實(shí)現(xiàn)模塊、光傳輸模塊、時(shí)鐘管理模塊和系統(tǒng)配置與監(jiān)控模塊。

2.2.1 CPRI鏈路層協(xié)議實(shí)現(xiàn)模塊

CPRI鏈路層只是定義了一個(gè)同步的幀結(jié)構(gòu)，而里面的IQ數(shù)據(jù)和控制管理數(shù)據(jù)都是由用戶按需求自由處理的，采用FPGA實(shí)現(xiàn)CPRI的成幀、解幀及相關(guān)的控制，處理靈活，方便以后服務(wù)增加進(jìn)行升級。在下面的軟件部分做詳細(xì)介紹。

2.2.2 CPRI物理層協(xié)議實(shí)現(xiàn)模塊^［5,6］

采用國半的CPRI串行/解串器SCAN25100，SCAN25100是專門為CPRI協(xié)議設(shè)計(jì)的高速串并轉(zhuǎn)換芯片，除了串并轉(zhuǎn)換之外，還有8 B/10 B編解碼功能，其內(nèi)部結(jié)構(gòu)框圖如圖4所示。

圖4中的TXCLK和RXCLK都是雙邊沿采集數(shù)據(jù)，降低了頻率要求，光纖接口（DOUT和RIN）的速率由TXCLK決定，當(dāng)TXLCK為61.44 MHz時(shí)，經(jīng)8 B/10 B編碼，再并串轉(zhuǎn)換后，DOUT的速率就是1 228.8 Mb/s。對于RXCLK也就是接收過程的時(shí)鐘，可以采用芯片內(nèi)部自動恢復(fù)模式。當(dāng)作為RE端時(shí)，內(nèi)部振蕩器產(chǎn)生的30.72 MHz時(shí)鐘SYSCLK可以直接作為參考時(shí)鐘REFCLK，省去一個(gè)精準(zhǔn)的外部時(shí)鐘，而且可以利用芯片上的兩個(gè)鎖相環(huán)路自動將遠(yuǎn)程射頻單元同步到負(fù)責(zé)基帶處理工作的基站。當(dāng)作為REC端時(shí)，需要由時(shí)鐘芯片產(chǎn)生30.72 MHz的時(shí)鐘給SCAN25100當(dāng)參考時(shí)鐘。具體應(yīng)用時(shí)，可以使用芯片的配置引腳進(jìn)行芯片工作模式配置，也可以用MDIO接口對芯片內(nèi)部寄存器進(jìn)行編程，達(dá)到配置芯片的目的。

此外，該芯片還提供了延遲校準(zhǔn)測量功能，通過讀內(nèi)部相應(yīng)的寄存器值，再進(jìn)行簡單的換算后，就可以得到數(shù)據(jù)的傳輸延遲，其準(zhǔn)確度達(dá)到±800 ps。SCAN25100很好地滿足CPRI物理層的功能，性能穩(wěn)定，省去了8 B/10 B編解碼和接收端的時(shí)鐘恢復(fù)，減輕FPGA開發(fā)壓力。

2.2.3 光纖傳輸模塊

由 于 CPRI 光 口 的 傳 輸 速 率 有614.4 Mb/s,1 228.8 Mb/s和2 457.6 Mb/s三種，所以光纖模塊應(yīng)該選用多模光纖模塊，可以滿足3種速率的不同選擇^［7］。實(shí)現(xiàn)多塊單板之間的通信，形成鏈狀和星型混全組網(wǎng)，提高整個(gè)數(shù)字直放站系統(tǒng)的覆蓋范圍。

2.2.4 時(shí)鐘管理模塊

對于數(shù)字直放站系統(tǒng)，需要用到好幾個(gè)低抖動、低相位噪聲時(shí)鐘，如SCAN25100，F(xiàn)PGA等，而且電平有LVDS，LVPECL，CMOS等。時(shí)鐘是整個(gè)系統(tǒng)的核心，其性能直接影響整個(gè)系統(tǒng)的工作。

AD9516是一款將低相位噪聲時(shí)鐘發(fā)生和小于1 ps低抖動14通道時(shí)鐘分配功能集成在一起的時(shí)鐘集成電路。內(nèi)部集成了1個(gè)整數(shù)n分頻的頻率合成器、2個(gè)參考輸入端、1個(gè)壓控振蕩器（VCO）、可編程驅(qū)動器、可調(diào)延遲線和14個(gè)時(shí)鐘驅(qū)動器，包括LVPECL，LVDS和CMOS三種電平模式輸出^［8］。由于片內(nèi)集成了VCO，省去了外部振蕩器，同時(shí)也提高了系統(tǒng)設(shè)計(jì)的穩(wěn)定性。3種電平模式時(shí)鐘輸出，豐富了接口方式，給系統(tǒng)設(shè)計(jì)提供了便利，因此，該系統(tǒng)中采用ADI的時(shí)鐘芯片AD9516。

2.2.5 系統(tǒng)配置及監(jiān)控

利用單片機(jī)對時(shí)鐘芯片等進(jìn)行初始化配置，與FPGA進(jìn)行通信，實(shí)現(xiàn)相應(yīng)的系統(tǒng)監(jiān)控功能。

2.3 電路接口設(shè)計(jì)和PCB布板問題

2.3.1 接口電平

SCAN25100的串口輸出是CML差分電平模式，而光纖模塊的接口電平是LVPECL差分電平模式，為了實(shí)現(xiàn)穩(wěn)定可靠工作，需要進(jìn)行接口電平轉(zhuǎn)換，其接口轉(zhuǎn)換如圖5所示^［5］。

在該系統(tǒng)中，當(dāng)CML差分輸出時(shí)，芯片已經(jīng)在差分輸出加了電阻，而光纖模塊的LVPECL電平中已經(jīng)有隔直電容，所以在處理兩者之間的接口電平時(shí)顯得十分簡單，可以把兩者直接相連就可以解決接口電平匹配問題。

2.3.2 PCB布板

由于是GHz級的設(shè)計(jì)，對PCB設(shè)計(jì)的要求較高，對高速差分布線，特別是光模塊和SCAN25100接口走線（圖4中的DOUT和RIN），應(yīng)該盡量短且不同層布線，減少收發(fā)之間的串?dāng)_，增加回流過孔減少其他信號耦合，設(shè)計(jì)好高速差分走線的阻抗匹配，保證高速串行信號的完整性。

3 軟件實(shí)現(xiàn)

3.1 單片機(jī)^［9］

實(shí)現(xiàn)SPI通信協(xié)議，完成對時(shí)鐘芯片、A/D與D/A的初始化配置，使得時(shí)鐘芯片提供多路時(shí)鐘分別給FPGA，猄CAN25100，A/D與D/A。實(shí)現(xiàn)I2C通信協(xié)議，完成單片機(jī)與FPGA之間的通信，從而對數(shù)字中頻進(jìn)行設(shè)置及監(jiān)控。實(shí)現(xiàn)485總線對整個(gè)系統(tǒng)進(jìn)行監(jiān)控。

3.2 FPGA

主要是完成CPRI的鏈路層協(xié)議。主要分為3個(gè)模塊，發(fā)送、接收、CPRI啟動過程模塊。其結(jié)構(gòu)如圖6所示，F(xiàn)PGA內(nèi)部實(shí)現(xiàn)CPRI的成解幀和數(shù)字上下變頻（DDC及DUC，這里不在討論），發(fā)送模塊負(fù)責(zé)把數(shù)字下變頻數(shù)據(jù)通過CPRI幀發(fā)送給SCAN25100，接收模塊則把接收的CPRI幀提取出數(shù)字上變頻需要的數(shù)據(jù)。只有當(dāng)啟動模塊完成后，輸出1個(gè)控制信號，數(shù)字中頻和CPRI之間才能互相傳遞數(shù)據(jù)。

3.2.1 發(fā)送模塊

按照CPRI基本幀和超幀結(jié)構(gòu)，把DDC（數(shù)字下變頻）的IQ數(shù)據(jù)信號與相應(yīng)的控制信號成幀后發(fā)送給SCAN25100，SCAN25100再進(jìn)行8 B/10 B編碼，從光模塊發(fā)送出去。如圖7所示，TXMGR模塊產(chǎn)生IQ數(shù)據(jù)和控制數(shù)據(jù)的使能信號；TXCTRL模塊則對CPRI超幀的控制時(shí)隙進(jìn)行狀態(tài)轉(zhuǎn)換，產(chǎn)生不同的控制信號，從而從FIFO中選擇讀出不同的控制信號；TXDDR模塊則是把數(shù)據(jù)通過時(shí)鐘雙邊沿進(jìn)行發(fā)送。

3.2.2 接收模塊

將從SCAN25100接收到的數(shù)據(jù)進(jìn)行同步頭(K28.5)檢測，進(jìn)行CPRI解幀工作，把控制信號和IQ數(shù)據(jù)信號分解出來，IQ數(shù)據(jù)信號送到DUC（數(shù)字上變頻）。如圖8所示，RXDDR模塊則是通過時(shí)鐘雙邊沿接收數(shù)據(jù)；RXMGR模塊通過檢測幀頭產(chǎn)生IQ數(shù)據(jù)和控制數(shù)據(jù)的使能信號；RXCTRL模塊則對CPRI超幀的控制時(shí)隙進(jìn)行狀態(tài)轉(zhuǎn)換，產(chǎn)生不同的控制信號，從而把接收到不同的控制信號寫入FIFO，提供給其他模塊。

3.2.3 CPRI啟動過程模塊

CPRI規(guī)范中的啟動過程，此過程是相當(dāng)重要的，需要軟件和硬件共同完成。協(xié)商確定物理層的協(xié)議、慢速通道（HDLC）和快速通道（以太網(wǎng)）的傳輸速率，完成REC和RE之間的鏈路建立，從而進(jìn)行正常的通信過程。在設(shè)計(jì)過程中，理清各個(gè)狀態(tài)的作用，利用狀態(tài)機(jī)實(shí)現(xiàn)啟動過程，整個(gè)流程如圖9所示。

4 實(shí)際測試結(jié)果

4.1 自環(huán)測試

在實(shí)驗(yàn)室常溫環(huán)境下進(jìn)行實(shí)際測試，采用Chipscope抓取發(fā)送和接收的數(shù)據(jù)進(jìn)行比較的方法。也就是說，產(chǎn)生一段測試數(shù)據(jù)，按CPRI幀格式發(fā)送給SCAN25100，通過光模塊自環(huán)回來，如圖3所示，然后用Chipscope抓取接收回來的數(shù)據(jù)，與發(fā)送的數(shù)據(jù)進(jìn)行對比，確認(rèn)鏈路是正常通信。

經(jīng)過反復(fù)測試， 該系統(tǒng)已經(jīng)能正常穩(wěn)定通信，如圖10所示。發(fā)送數(shù)據(jù)（Txdata）幀頭為0xBC50,發(fā)送時(shí)刻為2172，隨后的發(fā)送數(shù)據(jù)的高8位和低8位分別以2累加。接收數(shù)據(jù)（RxData）在2193時(shí)刻接收到幀頭0xBC50,隨后接收到的數(shù)據(jù)也是高8位和低8位分別以2累加，而且跟發(fā)送的數(shù)據(jù)是一樣的。

4.2 聯(lián)合測試

CPRI模塊的成解幀都是在FPGA內(nèi)部完成的，而數(shù)字中頻模塊（DDC，DUC）也全部在FPGA里面完成設(shè)計(jì)，如圖6所示。兩部分的接口顯得非常簡單，只需要把兩部分代碼整合

成一個(gè)工程就行。同樣，在實(shí)驗(yàn)室常溫環(huán)境下進(jìn)行測試，整個(gè)系統(tǒng)能正常穩(wěn)定的工作。

5 結(jié) 語

CPRI是規(guī)范基站內(nèi)部REC和RE之間的接口標(biāo)準(zhǔn)協(xié)議。該設(shè)計(jì)把CPRI的兩層協(xié)議分開設(shè)計(jì)實(shí)現(xiàn)，F(xiàn)PGA實(shí)現(xiàn)CPRI鏈路層，設(shè)計(jì)靈活。芯片SCAN25100實(shí)現(xiàn)物理層，由于芯片具備自動同步及準(zhǔn)確校準(zhǔn)時(shí)延等功能，方便后續(xù)設(shè)計(jì)分布式遠(yuǎn)程射頻基站系統(tǒng)。通過對電路板的實(shí)際測試，調(diào)整電路設(shè)計(jì)及PCB部分布線設(shè)計(jì)，不斷地

調(diào)整優(yōu)化設(shè)計(jì)，CPRI模塊正常穩(wěn)定工作，該模塊已經(jīng)和其他模塊（DDC，DUC等）通過了聯(lián)合測試。

參 考 文 獻(xiàn)

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作者簡介 陳岳林 男，1983年出生，廈門大學(xué)碩士研究生。主要研究方向?yàn)闊o線通信技術(shù)。

石江宏 男，1968年出生，廈門大學(xué)副教授。主要研究方向?yàn)闊o線通信技術(shù)。