焦喜香 敬 嵐 喬衛(wèi)民 馬云海

1(中國科學院近代物理研究所 蘭州 730000)

2(中國科學院研究生院 北京 100049)

HIRFL-CSR由注入器、束運線、主環(huán)(CSRm)、實驗環(huán)(CSRe)及連接主環(huán)與實驗環(huán)的次級放射性束流線(RIBLL2)等組成，總長～500 m，它是一個集加速、累積、冷卻、儲存、內/外靶實驗及高分辨粒子探測于一體的大型實驗裝置[1]。其工作電源均為拓撲結構，各有特點，但以大功率直流穩(wěn)流電源為主，負載多是要求大激勵電源的磁鐵負載。且隨著加速器技術的發(fā)展，對束流穩(wěn)定性的要求提高，對電源系統(tǒng)的輸出穩(wěn)定性、控制分辨率及長期可靠性的要求也不斷提高。數(shù)字化控制電源可明顯改善電源的穩(wěn)定性和控制分辨率，簡化電源和上層控制系統(tǒng)的結構[2]。該電源的數(shù)字控制系統(tǒng)設計基于現(xiàn)場可編程邏輯門陣列(FPGA)的可再編程功能和強大的邏輯功能，以完成調節(jié)器的算法，通過軟件設置電源調節(jié)器參數(shù)，便可實現(xiàn)對不同磁鐵電源的數(shù)字控制，使磁鐵電源系統(tǒng)的參數(shù)更精確。

1 數(shù)字控制硬件系統(tǒng)總體結構及設計思想

該磁鐵電源系統(tǒng)要達到萬分之一精度、ms級的響應速度和遠程可調節(jié)性，考慮到對網(wǎng)絡功能和系統(tǒng)配置的較高要求，以及性價比和功能擴展，該硬件平臺用基于以太網(wǎng)技術的分布式系統(tǒng)架構，采用硬件在線升級能力強的FPGA+ARM結構，以實現(xiàn)數(shù)字調節(jié)器算法對加速器磁場電源的精確控制。其硬件結構如圖1，由ARM9處理器、FPGA、AD/DA轉換器及其外圍電路、存儲器、光模塊通信單元、LCD液晶顯示電路、USB鍵盤電路、紅外串行接口單元、RS232串口通信和 CANBUS接口等組成。系統(tǒng)整體主要完成程序及命令的輸入、測量參數(shù)的數(shù)字處理、光模塊數(shù)據(jù)通信、圖形界面顯示及與PC機通信等。將符合要求的數(shù)字調節(jié)器控制算法程序通過JTAG口下載燒寫到平臺FLASH存儲器中，由ARM作整個系統(tǒng)的控制核心，運行數(shù)控系統(tǒng)的控制軟件，將用戶輸入的給定參數(shù)傳輸?shù)?FPGA，用其控制算法計算，生成符合被控對象輸入要求的輸出信號對被控對象進行實時的調節(jié)和控制。

圖1 系統(tǒng)硬件平臺的結構框圖Fig.1 Block diagram of the digital adjuster hardware system.

2 系統(tǒng)數(shù)字控制模塊的設計

2.1 Cyclone III模塊

選用Altera 公司65-nm工藝、內嵌DSP處理模塊Cyclone III系列的EP3C25 FPGA作為數(shù)字調節(jié)器控制器的算法核心元件。在FPGA內實現(xiàn)數(shù)字調節(jié)器及控制高精度脈寬調制信號 PWM(pulse width modulation)波的輸出。系統(tǒng)的反饋輸入，即負載電流和電壓及前饋電壓的回采值，通過 ADC轉化為數(shù)字量送給FPGA，由FPGA實現(xiàn)對ADC/DAC的控制。硬件結構如圖2。

圖2 Cyclone III控制接口邏輯圖Fig.2 The structure of Cyclone III connected with peripheral devices.

2.1.1 FPGA配置電路

為方便系統(tǒng)編程與調試，設計 AS(主動串行)配置端口，并采用 JTAG(邊界掃描)配置端口。在AS配置方式中，F(xiàn)PGA須與Altera公司專用的AS串行配置器件配套使用。我們采用的EP2S16(Altera公司)是一種非易失性的、基于FLASH存儲器的器件，可用該公司的ByteBlaster II加載電纜對其編程。這樣可通過JIAG口在線改變FPGA內部邏輯進行調試，或改變配置芯片以便FPGA啟動時自動下載，為后期調試、現(xiàn)場應用提供便利。

2.1.2 FPGA外部設備及傳輸信號類型

FPGA可實現(xiàn)外部設備控制邏輯包括高精度ADC/DAC、驅動功率開關管脈寬調制信號的控制，與EP9315的通信控制，及電源數(shù)字調節(jié)器的實現(xiàn)，針對用戶輸入的具體被控對象指標，得到適合的數(shù)字調節(jié)器參數(shù)，增加了系統(tǒng)的靈活性。FPGA具體的接口控制邏輯包括電源參數(shù)的采樣輸入控制、電源參數(shù)量的輸出控制、數(shù)字端口的狀態(tài)控制、大功率器件的輸出驅動、微處理器及外圍器件的控制。同時FPGA還嵌入串行千兆光纖接口芯片，直接接收外界DSP處理的數(shù)據(jù)，無需外接DAAD等轉換器件，不受轉換器件性能參數(shù)的制約。

2.1.3 數(shù)字調節(jié)器的FPGA控制

數(shù)字調節(jié)器FPGA采用基于浮點數(shù)的處理。由16位模數(shù)轉換器 ADC 對磁鐵電源的輸出進行采樣，得到16位定點數(shù)，然后將其轉換為24位浮點數(shù)形式送給數(shù)字解算器，并將數(shù)字解算器輸出與給定相加后，針對具體被控對象要求，生成相應的輸出實現(xiàn)對被控對象的控制。為保證數(shù)字調節(jié)器的運行速度及實現(xiàn)FPGA有限邏輯資源的高效運用，數(shù)字調節(jié)器的設計采用 7級流水線式的數(shù)據(jù)處理流程，將間隔時間控制在矩陣乘法器的延遲時間 200 ns以內，達到設計的初始要求。

2.2 ARM9處理器(EP9315)模塊

該系統(tǒng)以ARM9處理器為控制器核心，完成系統(tǒng)的多線程任務處理，包括FPGA數(shù)控單元的數(shù)據(jù)通信、外界接口的擴展控制及并行完成網(wǎng)絡通信、觸摸屏接口驅動、數(shù)據(jù)回讀等多項任務。

處理器選用Cirrus Logic的EP9315，它是基于ARM架構的32 bit RISC微處理器，內嵌先進的運行于200 MHz的ARM920T微處理器核，支持32位ARM指令集和16位Thumb指令集，還有五級流水線和單一32位AMBA總線接口；處理器采用Harvard體系結構設計；存儲器管理單元(MMU)支持Linux、Windows CE等許多嵌入式操作系統(tǒng)；片內集成一個Maverick CrunchTM數(shù)字協(xié)處理器，可提高ARM920T的浮點運算、整形運算與信號處理能力；集成看門狗電路有效解決死機問題，提高了系統(tǒng)可靠性，有功能優(yōu)越、低功耗、性價比高的性能。

2.2.1 存儲器設計

硬件平臺需為操作系統(tǒng)和應用程序提供運行空間，且采樣的電源數(shù)據(jù)經(jīng)AD轉換后，由FPGA的IO接口傳入到EP9315存儲器中暫時緩存，但EP9315用于DMA方式的內部FIFO容量很小，遠不滿足高速、連續(xù)和大容量數(shù)據(jù)采集處理要求，且處理器內部集成同步動態(tài)隨機存儲器(SDRAM)控制器、FLASH和靜態(tài)存儲器控制器的專門電路，因此在局部總線上外加存儲器用于程序運行空間和數(shù)據(jù)的緩沖存取。選用2片HY57V561620并聯(lián)組成32位數(shù)據(jù)寬度、512MB存儲容量的SDRAM存儲器；2片E28F128J3A組成256M的Flash作程序代碼、掉電后需保存的數(shù)據(jù)存儲器；存儲器支持統(tǒng)一的尋址模式，所有存儲器設備都可通過一組公共的地址總線和數(shù)據(jù)總線進行訪問。

碳關稅模塊包括兩個部分:一是通過碳排放因子對相應的碳排放系數(shù)進行計算，二是通過對出口商品含碳量進行碳關稅的征收。具體碳排放系數(shù)計算如式(5)所示:

2.2.2 系統(tǒng)各種接口功能

調節(jié)器硬件控制系統(tǒng)中，處理器 EP9315內部集成一個高性能1/10/100 Mbps以太網(wǎng)媒體訪問控制器(MAC)，通過與支持MII接口的外置PHY IC KS8721BL連接，在半雙工或全雙工模式下提供10M/100Mbps以太網(wǎng)接入，實現(xiàn)系統(tǒng)在遠程中央控制中心的顯示、在線測試和遠程控制。另外還有鍵盤/鼠標接口、LCD顯示和觸摸輸入接口、IDE硬盤控制器接口、CAN BUS接口、RS232串行通信接口、紅外串行接口。這些接口能滿足加速器控制所需各種工業(yè)標準接口，可連接現(xiàn)場各種設備，提供控制所需的硬件通道。硬件連接邏輯如圖3。

圖3 EP9315外圍控制接口邏輯圖Fig.3 The structure of EP9315 connected with peripheral devices.

3 供電單元與系統(tǒng)PCB的設計

3.1 供電單元

一個硬件系統(tǒng)中供電單元的穩(wěn)定準確至關重要。本系統(tǒng)供電單元的電源值較多，包括AD轉換器工作電壓為5 V、其外接的運放需±15 V雙電源供電，EP9315和CYCLONE III I/O功能模塊的工作電壓為3.3 V，CYCLONE III的PLL工作電壓為2.5 V，EP9315和CYCLONEIII的內核工作電壓分別為1.8和1.2 V。根據(jù)本系統(tǒng)工作特點，電源部分須提供用于模塊數(shù)據(jù)發(fā)送的瞬時大電流，同時保證給處理器和FPGA提供高質量內核工作電壓，所以電源電路經(jīng)過兩級濾波且用穩(wěn)壓芯片實現(xiàn)各電壓轉換。外部電壓源給定+5 V電源輸入，經(jīng)DC-DC芯片轉換為內部需要的±15 V，輸出電流～1 A，滿足系統(tǒng)要求。經(jīng)穩(wěn)壓器件LM1085、LM117和LP38856S分別轉換為3.3、2.5、1.8、1.2 V。具體結構如圖4。

圖4 系統(tǒng)電源部分的結構圖Fig.4 The structure of the system’s power.

3.2 PCB設計

設計硬件系統(tǒng)的PCB時，電源部分由±15、5、3.3、2.5、1.8、1.2 V組成，把整層電源平面鋪銅，在特殊芯片下分割電源區(qū)，給定合適電源。地平面也鋪銅，通過單點和機箱地相連，減小強電信號干擾。電路中USB和SATA信號線最好不要跨島(跨過相鄰電源或地層分隔區(qū)域)，保證這些信號下面是完整地平面或電源平面。系統(tǒng)中差分信號線盡量走同一平面，保證等長，等間距且間距盡量小，降低EMI，保證信號質量。系統(tǒng)中SDRAM和flash存儲器運行頻率較高，設計時要盡量保證所有數(shù)據(jù)線和控制信號線等長(相差12.7–25.4 mm)。

4 系統(tǒng)引導程序的設計

引導程序駐留在EP9315處理器的片內ROM里，當系統(tǒng)上電復位后，ARM920T微處理器核首先從復位地址0x0處讀取啟動代碼，EP9315通過硬件選擇，將不同的啟動設備映射到0x0地址。EP9315 Boot ROM代碼支持多種方式啟動系統(tǒng)，包括內部UART下載啟動，多種非易失存儲器的應用系統(tǒng)引導方式，如SPI連接的Data Flash串行下載、兩線連接的EEPROM和在NCS0空間的8位并行存儲器[3]。

圖5 Boot ROM流程圖Fig.5 The flow chart of Boot ROM.

5 結論

該數(shù)字控制處理硬件平臺以大規(guī)模FPGA和微處理器ARM為核心，支持Linux操作系統(tǒng)，支持PID算法，支持工業(yè)千兆光纖傳輸和數(shù)字顯示，外接端口豐富，為現(xiàn)場運用調試提供方便。且CYCYLONEIII FPGA的65 nm工藝及內嵌DSP乘法器大大減小整個系統(tǒng) PCB面積，保證系統(tǒng)低功耗、低成本和高性能及算法邏輯的實現(xiàn)。整個系統(tǒng)有良好的靈活性、通用性和可靠性。

1 王彥瑜, 郭玉輝, 林飛宇, 等.強激光與粒子束, 2008,20(8): 1353–1356 WANG Yanyu, GUO Yuhui, LIN Feiyu, et al.High Power Laser Part Beams, 2008, 20(8): 1353–1356

2 龍鋒利, 程 健.原子能科學技術, 2009,43(11):1043–1048 LONG Fengli, CHENG Jian.At Energy Sci Technol, 2009,43(11): 1043–1048

3 敬 嵐, 喬衛(wèi)民, 徐 揚, 等.核技術, 2006, 29(10):791–795 JING Lan, QIAO Weimin, XU Yang, et al.Nucl Tech,2006, 29(10): 791–795

4 李駒光, 鄭 耿, 江澤明.嵌入式 Linux開發(fā)詳解──基于EP93XX系列ARM.北京: 清華大學出版社, 2006 LI Juguang, ZHENG Gen, JIANG Zeming.Embedded Linux system development technology explain──based on EP93xx ARM.Beijing: Qinghua University Press,2006